关于Tco的疑问

buaahwh · 发表于 2009-8-12 18:31

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对于源同步时钟系统，很多资料或datasheet对Tco的理解不尽相同。

如上图所示，共有三种理解：
1 Tco等同于data1的时钟到输出有效的时间，
2 Tco等同于data0的时钟到输出无效的时间，
3 Tco是data0的hold时间。
不知道这三种理解是否都正确？被这个东东搞得很晕，有些地方在计算Tvb_min的时候用周期T－Tco_max，不知道这样计算有没有问题？

袁荣盛 · 发表于 2009-8-12 22:02

源同步时序的Data的建立时间和保持时间都是以选通信号为参考的
但Tco仍然是时钟开始到数据输出的这段时间
如果你图中的上面的那个信号是时钟CLK的话
所标示出来的Tco是针对Data1来说的

但你给出的三种理解，第一种勉强算是正确的
第二种和第三种理解是错误的
所谓的hold和setup时间都是data以strobe为基准来测量的
所以你下面的那个公式也是不成立的
忽略了选通信号与Data信号的时序关系

袁荣盛 · 发表于 2009-8-12 22:14

源同步时钟对时序的考量
Data信号的Tco大小或者是Strobe信号的Tco大小对其不加考虑
而两种信号Tco之间的差值才是影响时序的关键

buaahwh · 发表于 2009-8-12 22:57

本帖最后由 buaahwh 于 2009-8-12 23:00 编辑

首先感谢袁兄的回复。

源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供，也有不需要strobe信号的，如sdram系统就没有strobe，但也是源同步时钟系统。我画的就是sdram类的时序，第一个信号是时钟信号。

buaahwh · 发表于 2009-8-12 22:59

假若是sdram时序，我的以上三个理解是否正确呢？Tvb_min是否可以这样计算？

袁荣盛 · 发表于 2009-8-13 00:17

假如没有选通信号Strobe
可以把clk看作是时钟和Strobe的双重特性
即Strobe的Tco为0（CLK和Strobe信号重合）
图示中如果是读操作时是正确的，读操作时考虑的是RAM Controller的数据时序
而写操作时考虑的是RAM的接收端的数据时序
不能把同一个器件的Tco与Setup、hold时间放在一起考虑

袁荣盛 · 发表于 2009-8-13 00:22

可以看出来RAM的CLK是延后Data发送出去的
Tvb_min计算式可以的

forevercgh · 发表于 2009-8-13 20:30

首先感谢袁兄的回复。
* f/ C5 p! e5 F" U6 q/ }* K) @+ @/ t5 n
; q: ^+ i! \" x! I( c源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供，也有不需要strobe信号的，如sdram系统就没有strobe，但也是源同步时钟系统。我画的就是sdram类的时序，第一个信号是时钟信号 ...# Q" R- d! V9 Z; u* I9 S: ]7 F
buaahwh 发表于 2009-8-12 22:57

SDR sdram习惯上不看做源同步吧？
现在比较明确的就是共时钟系统的定义，也叫做外同步,而SDR sdram更多称作内同步，DDR,DDR2 就是源同步了.
CLK和strobe其实一个意思,就是个时间参考基准,先不管这些时钟电路类型的定义如何,总之同步电路的时序方程的建立方式都是一致的,理解数据流向和信号的相互时间关系是关键

VooV · 发表于 2009-8-21 23:20

对源同步接口，更准确的说法应该是Tdo，其实就是对common clock Tco定义的兼容，看各个厂家对自己输出时序参数的定义方式了，通常时钟在相应数据之后输出，但是接收端是不会数时钟沿的(除非多周期采样)，所以数据在相应时钟之后输出，接收端在下一时钟沿采样也没问题。

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