‘比如原同步系统，有没有办法使用ibis模型，去仿真时钟与数据的时间延时对比？是不是之间的相位差只能在仿真控制软件去设置’ ' y- ?2 K. m6 t$ H我也是新手，对源同步没有具体做过，只是了解原理，因此说一些自己的理解吧； W N0 ~& Z" w3 I
首先，就我所用的allegro PCB SI而言，你如果想用仿真去查看时钟与数据的时间沿比对是不成立的。因为这个软件无法同时仿真2个拓扑网络，更何况即使是可以同时仿真，它们的输出沿也是一样的，因为它们仿真时的参考时钟对象是软件默认的，即输出时的起点是一样的。你可以去试试看，仿真2个网络，然后把波形放在一起比对，会发现，它们的起点是一样的，虽然上升沿可能不一样，但是这说明不了器件内部的延迟，因此这个参数只能通过数据手册获得。: a& \4 \! J: R t
而且对于源同步而言，我们其实只要关注它的驱动端的数据输出建立时间和保持时间即可。具体的你最好去看下时序方面的内容。我有篇帖子有分析这个。" o# \: I: r' D, ~" f
第二个疑问，2者间的相位差，就是体现在我上面所说的数据手册给出的数据输出建立和保持时间。而仿真软件所要做的，仅仅是去仿真在不同的负载下，不同的走线环境对这个相位差的偏移情况，然后利用这个偏移去代入时序计算公式来计算时序裕量。 # n1 Q9 x) T& f2 W建议你实际开始操作一下，就会明白这个过程了。% F. p: h1 E' o" B
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发表于 2011-11-16 17:42
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