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本帖最后由 hdjun 于 2009-8-12 00:10 编辑
) r4 e0 d6 H; F0 L" v; J' J- L/ F) D) e% v3 |# R2 A+ L8 H$ ?4 P$ c1 Z
最近画板子，发现一个很奇怪的问题：allegro 在处理via 打在 pin 上的（如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下，是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查，并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了，也就一直没有再报unconnet net 错误。最近要投版了，发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了，甚至将一些有cline 连接via-pin 的地方的cline 删除（当然这些via和pin是接触的），也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗？？？？还是哪里有设置呢。更为奇怪的是，更新padstack后就有unconnet net了。。。奇怪。。。。* F6 |% n/ l, I4 d* K$ Q6 d+ N% X
1 K3 S1 F- g% j; l: E% W" r7 R: Y/ i5 i- z) @6 q0 v3 {
LISTING: 1 element(s)
/ E' v. z0 N+ b' p5 j) D) s < DRC ERROR >
8 D/ L& G1 x0 g+ a Class: DRC ERROR CLASS c: n% z1 H' H! J2 m- l7 U
Subclass: BOTTOM q9 I0 {5 n% S: R1 D# m( b
Origin xy: (185.00 6666.93). ]4 h4 h# |1 P& b2 Y9 _& Y
Constraint: Soldermask to Shape Spacing H- {9 ^: T4 {. ]% {6 b( V
Constraint Set: NONE
2 N1 Z; T6 {) K: ^- ~$ r% C3 Y( \& @ Constraint Type: LAYOUT
. Q% w& K9 y# _. p/ i M( M: B Constraint value: 0 MIL& D: J; k3 ~' L4 C' r
Actual value: -135 MIL" ^2 @/ p, v8 F# p9 k
- - - - - - - - - - - - - - - - - - - -
& E5 u; D$ z( r& V" D1 T Element type: SHAPE
: |6 M" y' o8 o) ^* R- w Class: ETCH1 B4 V5 o& A: K
Subclass: BOTTOM) J/ y' }# t1 C/ s; M g! }' ^( z/ s8 F
Part of Net Name: N00850+ K! O- P7 g; D) r
- - - - - - - - - - - - - - - - - - - -. |+ n5 S( V A0 C9 ^
Element type: SYMBOL PIN4 i- O" q! K7 z" l5 b8 \% A
Class: PIN
! J1 n8 N& q: y, F9 ]- B PIN: J6.1, e" T; j! s" }
pinuse: UNSPEC
5 K3 g! O* S2 c5 s z+ f7 t location-xy: (250.00 6666.93)
9 j' F( P& e" W9 f4 k; \5 f* v part of net name: -12V) S0 T) [6 T+ ?% ]2 ?1 f9 z! f
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发表于 2009-8-11 23:55
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