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再次感谢大家，你们的回答使我能够继续钻研allegro！！
) w- I6 L* g$ l! U& ~ h谢谢楼上的ymf2529，按照你的方法试了下，解决我图中Shape To Via的air gap问题是可行的
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0 F9 P4 j# Y |% ~7 }你的解决办法用Attach property,net-->VDD是根据net标号区分的，就是不同的网络用不同的约束条件；
# I) t, B% D, r+ ?1 D6 J# X1 _) `- f/ Q
但是，我想要在不同的区域中用到不同的约束条件，即一个网络标号的信号线（如net为CLK的），分别在不同的区域（如在3.3V铺铜区和1.2V铺铜区）用不同的约束条件？？
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( w$ W4 R4 k: ]6 ^: J对于我在一楼所贴的图具体来说：0 `8 e$ u k8 f6 N) N$ Z
假如那段水红色和蓝色的走线是net标号为CLK的走线，蓝色高亮的是3.3V铺铜，黄色高亮的是1.2V铺铜，我想让3.3V的铺铜与via过孔的air gap大一点（用MYRULES约束规则）为15mils；而1.2V的铺铜与via过孔的air gap保持6mils不变（用DEFAULT约束规则）；
$ l( I, {% I9 y: O我想控制CLK在两个不同区域里走线时的约束条件如何控制？？是不是要设约束区域？？不同的约束区域（area）怎么设置不同约束条件（DEFAULT和MYSULES）？？还是希望有高人能说一下 |
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发表于 2009-6-2 14:10
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