verilog一个语法，不知道是怎么回事

lihongfei_sky · 发表于 2009-4-2 10:08

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x

s_out<=x?data[tp[4:0]]:s_out;
reg [4:0]data
reg [5:0]tp
reg s_out[4:0]
reg x
不知道data什么意思，

zyunfei · 发表于 2009-4-2 14:36

本帖最后由 zyunfei 于 2009-4-3 09:11 编辑

我也是刚刚开始学不知道说的对不对，不对的请知道的指正！

data是数据啊！[4:0]data 表示data0，data1，data2，data3，data4五个数据

我想我上面说的是有问题的今天看了看V的语言，他说的意思是DATA有5个位！