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[HyperLynx] Hyperlynx:使用上的一些问题?

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发表于 2009-4-24 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 anjingcoward 于 2009-4-24 15:53 编辑
$ d/ q3 V# V1 R" k) O# x8 `) B# q; }) o/ B
最近在学习Hyperlynx软件,遇到一些可能很简单的问题,8 \+ `* R. w5 M$ X$ t9 ^
可我弄不懂啊,希望路过的高人稍微指点下!具体见附件!FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \
# U* W) m# D+ L+ `5 g7 e% ]$ P9 h2 x6 v: ^
" P! F2 |* y, b- R9 P8 Z8 l# u" Z谢谢!!!

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发表于 2009-4-24 23:14 | 只看该作者
图一:引脚名称
; j$ Q% N" X) s  f, L/ w! r图二:频率可以自定义,参考datasheet,你提到的带宽什么意思?虚拟示波器不用考虑带宽
5 P( D" G. Z0 x6 y$ i6 S8 l图三:没明白你的意思
' O/ b; z1 d6 M+ \' n7 X! t+ a图四:仔细看下英文,没有玩过protel,不懂
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 楼主| 发表于 2009-4-25 09:12 | 只看该作者
TO forevercgh版主:% i' j; r& n9 ^! s$ F. K; i
图一:那个QB不是在Signal栏里面吗?
+ T" y3 n0 m9 G) X      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择,不是pin啊?1 H5 B3 j' S1 m
图二:U1不是代表IC吗?那每个芯片是不是都有个工作频率带宽呢?
% b  Y4 M7 J8 q      我的问题就是:133M是基频激励吗?
4 W0 b! X* X! ^2 n$ ~" |; f      考虑到IC有相应的带宽,所以这块频率不是随便乱300、500等乱输入的吧?输入原则是什么?* b7 O! V! p0 z) R1 ?
图三:Hyperlynx的Boardsim不是有两种分析方式吗,针对串扰而言,无论哪一种方式,
. V& {! j8 {/ H6 x      我们在做仿真的  时候都要指定串扰阈值,比如都用40mV吧,' T+ W" y8 S/ H8 v# Q
      我的问题就是:当我用“快速分析”的时候,在Report中,很容易看到有哪条net是victim,
3 @$ H6 U& B. L  I  W1 `' {+ y) Q5 R                    哪条是 aggressor,也即是说串扰被软件检查出来了,
+ r+ z7 W% E  v( k) F) U0 K                可是在“详细分析”的时候,被分析的net的Report中,无论阈值设定40mV+ Q+ o4 D7 f9 b% m/ E! N
                              或者更低,在Crosstalk那栏中,总是写着NA,这是怎么回事啊?
! G/ w2 b# E$ \& y# O( Z                    好像串扰没被分析一样?9 {5 i* X5 {( U3 Y! b' a
图四:当把Protel做的PCB导入Hyperlynx时:
! o6 A% d0 Y, g' E' t" i         弹出warning:说没有Plane layer,让在Stackup中设置一个Plane layer,那这个层随便设置吗?

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发表于 2009-4-25 21:08 | 只看该作者
图一:signal就是pin,你用datasheet对照ibis model就清楚了  C8 V# @7 Z  v- v
图二:U1就是实际IC的等效,你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率,那么你设置的133M就是基频。, w3 b# m9 D) O" Q% Z
图三:NA没遇到过,maybe你的设置有问题/ j$ }' `9 a; y. B6 h
图四:这个牵涉到层叠设计,你可以问下PCB工程师
sagarmatha

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发表于 2009-4-25 21:29 | 只看该作者
设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样
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 楼主| 发表于 2009-4-27 09:04 | 只看该作者
TO forevercgh :" ~$ ]2 C7 U1 N" R: _! M, s9 j! ^
图三:我按照教程DEMO.HYP来做的啊,在“详细分析”的时候,0 ?" v5 B1 \9 a+ ?) N
   Crosstalk项就是写着NA的,forevercgh 版主可否简单运行下那个例子,看看Report呢?
6 m- p; I2 a5 r' @. o+ oTO xhymsg:
( g5 Z/ C! v2 f! H图四:你的意思是说,Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗?

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 楼主| 发表于 2009-4-27 09:19 | 只看该作者
请问楼上的二位:
6 x: \) v: O7 A3 r7 \0 e) n. o0 z    谁有将实际PCB导入Hyperlynx的教程?, a; C- [( u7 Z( {  l! h9 ?, @
    能共享下吗?

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发表于 2009-4-27 09:31 | 只看该作者
叠层设置出问题是因为:你的电源层和地层定义错误,不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看,可以在HYPERLYNX  的STACKUP里进行设置,也可以在PCB里LAYER SETUP中进行设置。

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 楼主| 发表于 2009-4-27 09:56 | 只看该作者
TO dsy198677:
; }9 {) H! _; k% j    came plane是什么意思啊?
; ?4 D5 P+ R, B8 W    另外请见图:

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发表于 2009-4-27 18:15 | 只看该作者
6# anjingcoward
2 ^' g! f3 q2 R1 O/ W惭愧,我也没有实际导入过,但是推测是这个原因,就是你PCB的实际层数和你的STACKUP中设置能否对应起来。
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发表于 2009-4-27 20:26 | 只看该作者
cam plane就是平面层,通常设置为power或ground。! v+ h! `* J" r2 J
请楼主弄清楚几个问题,然后潜心研究SI
: d4 o7 s8 A4 x( ?- k1.什么是特征阻抗
7 }2 A7 o" w- ~7 q3 {( h2 K2.参考平面用途
8 Q; U9 I) Q: C$ ^9 A+ A3.PCB的层叠设置的原则和原因9 R- {5 h8 C* y, t  a( r. L$ T
4.什么样的板级走线要考虑SI
sagarmatha

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 楼主| 发表于 2009-4-30 08:56 | 只看该作者
对于第一和第二个问题,还知道一点- a! d$ @' L) L- o4 s
至于:
+ G% ?, r/ {* R; s3.PCB的层叠设置的原则和原因
* e- N& O# Q2 a1 g2 N4.什么样的板级走线要考虑SI
9 H, W/ C5 \" N& l请问:forevercgh 版主,我应该看那些资料呢?

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发表于 2009-4-30 09:07 | 只看该作者
本帖最后由 forevercgh 于 2009-4-30 09:09 编辑
/ u3 k% E+ D1 Y# Q& }: `2 ]8 F( ^5 K8 b7 R
Howard Johnson, Martin Graham. 《High-Speed Digital Design》' B2 z8 D  E4 b2 @& g  H% o& ?) J
国内也有中译本  《高速数字设计》/ ^- O! o( U- ~2 `8 E6 x4 k
E文比较nice的看原版的,翻译后的某些用词会让人很晦涩。: i: |7 V3 Y/ e
, p; z1 p  F: k4 l* j$ c6 I
PS:如果是要搞SI研究的,PCB layout的实际工程经验是必备基础条件。
sagarmatha

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 楼主| 发表于 2009-4-30 15:33 | 只看该作者
谢谢版主的回复,我去找找资料!
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