|
|
EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
微信公众号 | 高速先生$ ~4 @* r: V' |/ |& ?7 Q. p
文 | 姜杰% A: i6 A1 e# c; h6 |8 {0 z: a
N6 ^/ o$ s7 U7 @1 E
9 g" S8 W# D+ M- L1 k不走寻常路的电流是PCB设计中的“刺头”，有时明明给它铺好了阳关道，它却偏偏要走独木桥，让人欲哭无泪。
0 [* {9 k. R, x4 L& ^4 |! I![]() 就像高速先生之前遇到的一个案例，电源输出过孔排列的整整齐齐，虚位以待，电流偏偏舍近求远，就挑了几个你意想不到的过孔硬刚到底。
; T/ M; k" d( w/ Q( p![]() 供电模块VRM与用电端SINK的相对位置如下。
8 u* X3 g9 J0 Q( R" Q
8 f9 `" j, J2 U![]() 其中，VRM采用DC-DC开关电源，DC-DC外围电感L5电源输出管脚附近的过孔分布均匀，内圈过孔与管脚的间距d1=d2=d3（局部放大图如下）。6 P# o, e# r& n; F
% K ?1 U! ]3 f6 R![]() 看起来似乎没啥毛病，按照预期，电流至少会在离L5电源输出管脚最近的内圈过孔上均匀分布。不过，再一想SINK端与VRM端的相对位置，有些朋友开始犯嘀咕了，电流都是喜欢走捷径（电阻较小的路径）的，那么，离SINK端更近的左下方的过孔通流会不会多点呢？高速先生一开始也是这么想，但是仿真的结果却让人大跌眼镜：过孔电流分布图显示，在电流流向的反方向（白色方框区域），有几个过孔通流较大，这是怎么回事？！
' K! X: ^( I* e3 s9 n
7 |9 D, D0 s3 v+ t, A7 R![]() 打破砂锅问到底是高速先生的一贯风格。通过仔细分析过孔载流，发现过孔通流除了与电源输出管脚的间距有关系，似乎与过孔阵列的缺口方向也存在某种神秘的关联。0 z+ w# l) O5 I: c
! Z1 b n: @, f2 j
$ @/ E2 l' r* z1 w( {6 w
, \# X4 i4 x, _! A3 z a大胆假设，小心求证，困难看淡，说干就干。先把模型简化，删除板上其它器件和走线，保留内层电源、地平面的连接，同时，将VRM用一端电源输出、另一端接地的电容代替，调整VRM与SINK的相对位置。简化后的模型如下。
$ G) @0 e) j% ]( d![]() 简化模型的VRM端过孔电流分布已初露端倪，似乎能看出点趋势来了。
1 [; W$ f4 d3 N3 e6 d l. z! _6 u) v8 C
![]() 为了能进一步说明问题，我们继续调整过孔阵列的缺口方向，比较过孔载流的情况。
) v/ h6 {, ^7 [
7 H2 w! `$ k1 o4 @![]() ![]() 只看阵列缺口对称时的情况似乎还不够全面，那就再看看不对称时的载流。
. W# L" p% k" k4 X% d+ i* G) A+ @
' C5 ^( [' h. ]5 C![]() 想必各位已经看出规律了：在电源输出过孔与管脚间距相同的情况下，最靠近阵列缺口的过孔载流最大。为什么会出现这种现象呢？
) K6 R1 q" ~( I+ K6 @
* i7 i$ ^* `4 o9 r& c" x1 m. T. j
4 k% R# k1 t C* Y& ]! o ~+ u1 U2 Y+ l- x1 J
不妨再来看看电流密度图。以左侧的电源输出管脚为例，一开始电流以管脚为中心向四周均匀发散，对于有过孔分布的三个方向，电流会迅速找到最近的过孔，流向内层电源平面。而从过孔阵列缺口溜出来一部分电流，遭遇大概是这样的：出发时扫眼一看，一马平川，前方全是铜皮，没有过孔挡路，好嗨哟，跑着跑着发现没路了，不知谁喊了一嗓子：“此路不通，拐啦拐啦！”于是，逃窜出来的大部分电流又猛打方向，掉头钻进了离缺口最近的过孔。, z+ p" r) G% z8 m
![]() 这么一折腾，出现阵列缺口附近过孔载流最大的现象也就不足为奇了。; P- l7 k- z5 F6 I/ p
! B3 u; R$ F4 c0 ~* j. W- U![]() , I0 e+ X* M& T. `% K
2 v6 J* f# n5 V6 u. D
— end — a: W' f0 |8 o8 H2 @1 i
) L1 O' M d( E" u* P& q
本期提问
4 H6 V h; W' B8 L' D- P) S
2 F+ s* `, U1 }* o保持同样的过孔间距，阵列缺口补上之后VRM端载流最大的过孔会出现在哪个位置呢？
, Z9 u' s1 n( s* ^![]()
) j) E* P; b7 b
) e \2 O0 S2 D+ k, Y' G, ~- M; C: r0 h4 p. V5 N
* ~4 s, P$ H+ h% x4 ?" [1 J! y+ w
! p# S8 v# j1 q! s* x. S0 T. b9 U9 z# o6 w2 m% T; E
+ e* I2 \: \7 D" O/ h& A: [# x
/ R2 I9 w' q1 E9 t5 l# @, |1 C/ K0 Q
————你可能错过的往期干货————% W# d$ o2 x# j$ ?8 D8 o) w+ s6 |$ A
& T2 r2 e5 P# v1 J. P/ i- y$ _0 T
![]() 没空间啦，我能不往板边走线吗！
6 e* j% n9 R+ }![]() 宝藏文，高速先生所有原创技术文章，戳戳戳！
7 b' ^% Y1 s# `0 ?0 A5 l! O9 `4 |* K1 {- h1 V: g
, u9 L" D/ i9 J3 V* l w
回复数字获取往期文章。（向上滑阅览）2 {# ^4 o% N+ R7 J ^% ]! \
( }! E3 T% o& x b. b5 g
回复36→高速串行之S参数系列' g! I- S1 I' l% b
回复35→高速串行之编码系列* N/ @. P/ e* b: Z
回复34→高速串行之S参数-连接器系列
1 i) Q& ~- u' b" Q回复33→高速串行简史系列0 }5 u% C. b1 @% o- r0 A8 ^
回复32→电源系列（下）
! s$ o5 J$ c, q" N; N0 ?回复31→电源系列（上）% Q' E2 M( i) ^4 G% x; X* t" L
回复30→DDR系列（下）5 \% ^$ n! i, X. \$ V: \2 ^
回复29→DDR系列（上）
0 e% Z3 Y0 v; O$ Y6 w5 n# Q回复28→层叠系列（下）
* q! G# L7 I. i" v t. B k回复27→层叠系列（上）
6 t9 J0 G$ D% H! n回复26→拓扑和端接系列（下）) K" ]( Z6 k5 [# T* R$ A
回复25→拓扑和端接系列（上）4 M( R _$ o3 `% Y" G7 w
回复24→反射详解系列文章
4 f; v+ B. w7 ?+ Z) s回复23→阻抗系列（下）6 r) `' y* d- g/ S/ J8 ]5 @
回复22→阻抗系列（中）4 [8 j# B5 B& S9 D" s( D, A. e
回复21→阻抗系列（上）
1 j3 {" S; h& o! U7 l回复20→绕线与时序9 p: _0 E. Z0 @7 O
回复19→SERDES与CDR系列
( T0 N. U' e5 s" l9 o& L* l" P回复18→既等长，为何不等时系列
, T; s' m2 D* M. [回复17→cadence等长处理&规则设置
0 X* k4 E/ Y2 j: }: J( Y回复16→DDR时序学习笔记系列
) C5 X2 w( h* s# b( y) P回复15→串行系列
5 p9 j7 b# b4 m回复14→DDR信号完整性仿真介绍系列
% e m& x$ d2 N2 N/ M; E% h回复13→PCB设计技巧分享一二
- E/ q: S! l3 k6 z* R: B回复12→高速设计三座大山+ Y# y6 d& C' r6 A
回复11→PCB设计十大误区-绕不完的等长系列
5 l3 {, r9 L: h+ S6 U回复10→PCB设计十大误区三; P) ]. @, q2 l" M1 N5 R2 @( M2 f
回复09→DDRX系列( ^7 S0 L- d" ~0 _- Z) U" A
回复08→高速串行系列" k6 A$ x1 m m4 V6 k" i
回复07→设计先生之回流设计系列5 E. Z# T; n* }6 U# v
回复06→略谈Allegro Pcb Design 小技巧; }: Q+ P4 f! U
回复05→PCB设计十大误区一二
! M# _$ i7 U) j* M/ ^回复04→微带线系列
1 c" [2 J# ~: T6 a: O0 p回复03→抽丝剥茧系列
+ w% C( L }/ w回复02→串扰探秘系列/ H- ?) t: h: a) t$ z
回复01→案例分享系列 ~4 E1 F$ X+ O; ?0 R/ q
![]() 1 M% g. I3 v* x' ^0 w b
8 k$ P- W' S/ k4 g觉得内容还不错的话，给我点个“在看”呗
$ T; w$ p: y$ t0 S4 R % T* K: Y$ @9 f0 t1 @8 x1 U; a
![]() |
|
/1 
发表于 2019-9-27 15:12
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！