DDR3的ODT功能只存在DQ，DQS和DM中，而这三个信号不存在多DRAM颗粒共用，如何抑制反射

xyh · 发表于 2018-1-19 09:46

EDA365欢迎您！

您需要登录才可以下载或查看，没有帐号？注册

x

首先引用别的资料上的一段话：“ODT电阻实际是放置在DRAM颗粒当中。在DRAM颗粒工作时系统会把ODT屏蔽，而对于暂时不工作的DRAM颗粒则打开ODT以减少信号的反射。由此DDRx 内存控制器可以通过 ODT 同时管理所有内存颗粒引脚的信号终结，并且阻抗值也可以有多种选择，内存控制器可以根据系统内干扰信号的强度自动调整阻值的大小。”
如题，DDR2和DDR3的ODT功能只存在DQ，DQS和DM中，而这三个信号不存在多颗粒共用情况，都是每片DRAM颗粒独立工作，怎么能起到抑制反射的作用呢？

GHOST · 发表于 2018-1-19 10:42

有些资料上说反射主要是阻抗不连续引起的，阻抗匹配了理论上就不会反射了

x1215 · 发表于 2018-1-19 14:35

如果是一對一最好了，這樣狀況會比共用單純。ODT還是需要，默認設定60ohm會比較安全一點。為什麼這樣？因為controller與memory當初設計就不是針對點對點這種單一情況設計，所以預留了很多ODT組值可調，是因為不同拓撲與顆粒的組合與走線長短都會影響到ODT阻值的選用。

xyh · 发表于 2018-1-22 09:12

x1215 发表于 2018-1-19 14:35- J- j/ M8 f: i+ p9 r: u) U
如果是一對一最好了，這樣狀況會比共用單純。ODT還是需要，默認設定60ohm會比較安全一點。為什麼這樣？因為 ...

你好，可能你并没有理解我的问题意思，我的意思是ODT存在于点对点的数据线上，而不是存在于点对多的地址及控制线上，这个时候ODT在数据线当中如何起到抑制反射作用呢？或者说数据线当中的反射来自哪里呢？

x1215 · 发表于 2018-1-22 10:10

xyh 发表于 2018-1-22 09:12! b* u: X$ i+ e
你好，可能你并没有理解我的问题意思，我的意思是ODT存在于点对点的数据线上，而不是存在于点对多的地址 ...

其實我的認知是，DDR3的數據線，也是針對一對多的設計，例如4個rank的設計，就是一組DQ/DQS/DM需要接到4顆DDR chip IC，所以反射是從這邊來的。
我在回答你的問題時，其實我心中也有疑問，為什麼CA/CTL是一對多的設計，但是卻沒有ODT，這樣有點浪費空間。希望有高人可以解答。

xyh · 发表于 2018-1-22 15:58

x1215 发表于 2018-1-22 10:10
6 h# N; l5 ?" X: i: T; ~0 y* w; y其實我的認知是，DDR3的數據線，也是針對一對多的設計，例如4個rank的設計，就是一組DQ/DQS/DM需要接到4 ...

关于你的疑问有一个帖子专门讨论过，基本观点都是：数据线是双向传输的，而CA/CTL是单向传输的。地址如下：http://www.pcbtime.com/thread-8108-1-1.html如果根据这个观点，那么ODT的作用并不是为了抑制一对多导致分支之间的反射，应该是为了抑制上一个传输到接收端的bit的反射对下一个发送端的bit造成影响。不知道理解是否正确。
此外，关于你提到的多RANK共数据线的问题，好像并不是这么回事吧，例如RANK0为0-31，RANK1为32-63，印象中应该是这样，如果是这样，那么就不存在共数据线的情况。由于我做的几乎都是嵌入式处理器，多RANK的主控目前还没有接触过，所以不知道是否正确，我对RANK的理解就是，1个CS对应一个RANK。如果不正确，也请指正~~

x1215 · 发表于 2018-1-22 23:42

xyh 发表于 2018-1-22 15:580 P8 h0 F' K! E; `; N- H$ O! ~
关于你的疑问有一个帖子专门讨论过，基本观点都是：数据线是双向传输的，而CA/CTL是单向传输的。地址如下 ...

謝謝您提供的連結。
1個CS的確就是對應一個RANK，但是一個RANK沒有0~31, 32~63的區隔。您可以到JEDEC下載DDR3 SODIMM的參考線路與board file，可以看到多RANK設計。
JEDEC免費註冊，註冊完可以免費下載。
https://www.jedec.org/standards-documents/focus/memory-module-designs-dimms/ddr3/all

xyh · 发表于 2018-1-23 08:47

x1215 发表于 2018-1-22 23:42
! a- x5 ?* W! I/ ?2 i謝謝您提供的連結。" }) |0 P/ r* E, ?/ j
1個CS的確就是對應一個RANK，但是一個RANK沒有0~31, 32~63的區隔。您可以到JEDEC下 ...

好的，感谢感谢，关于DDR3的layout问题还有一个问题也想请教一下。对于数据线我们采用内部的ODT保证信号完整性，而CA/CTL/CMD一般采用Fly-by layout，那么出现一个问题，在有的设计中会在最后一个DRAM颗粒端加VTT做上拉，类似于ODT，而有的却加的RC滤波（见附图），这两种方式区别在哪，如果知道也麻烦指导一下。

x1215 · 发表于 2018-1-23 12:58

這個不是RC濾波，RC濾波的R需要串在訊號上才叫做RC濾波。
這是RC termination。CA/CTL在訊號沒有變動時，看到的是開路，有訊號在傳輸時，看到的是49.9ohm。
效果跟只接49.9ohm下地一樣，只是這樣的話，會比較耗電。電容的目的是隔直流。

不過我不知道這種效果跟VTT比起來哪個好。我猜要這樣做是要省VTT IC的錢吧？有用RC termination的設計有放VTT IC嗎？

xyh · 发表于 2018-1-23 14:20

x1215 发表于 2018-1-23 12:58& X; P$ k, k: R) L- w
這個不是RC濾波，RC濾波的R需要串在訊號上才叫做RC濾波。5 R6 B" Q, a5 m4 E3 l: X, ?
這是RC termination。CA/CTL在訊號沒有變動時， ...

了解，这地方的确不是RC滤波，感谢你给出的解释，对这一点更加清楚了。采用RC端接方式的已经没有VTT IC了，而且后期RC端接已经被NC了，实际工作时候CA/CTL/CMD上没有任何端接；

RC端接是拉到地，RTT端接是拉到VTT，而VTT=VDDR/2，这里为什么会使用VDDR/2作为上拉，能帮忙解释吗？
此外，这两种端接对信号的改善效果应该是不一样的吧，我的理解是上拉能够改善rise time和overshoot，下拉可以改善fall time和undershoot，不知道这样是否正确？

x1215 · 发表于 2018-1-23 15:38

其實你現在問的問題也是我不懂的地方，希望有高手出來解釋。
不曉得是不是DDR的SSTL驅動方式的關係造成他有不同的終端接法?

xyh · 发表于 2018-1-23 16:14

x1215 发表于 2018-1-23 15:383 z) Q d( W: a ^
其實你現在問的問題也是我不懂的地方，希望有高手出來解釋。' g0 @1 B ? p" G( H/ d5 u
不曉得是不是DDR的SSTL驅動方式的關係造成他 ...

找了一下资料，跟你猜测的差不多，与SSTL驱动器有关，目前只找到了DDR2中关于这一段的解释，DDR2-SSTL-18标准的确存在很多种端接方式，但是没有讲到RC端接，RC端接方式应该只有DDR3才有（猜测，没有找到参考资料），端接方式选取静等高手解答~~参考资料如下：
http://xilinx.eetrend.com/blog/10582

xyh · 发表于 2018-1-25 10:05

帖子不要沉。。。。期待高手来解答

		自动登录	找回密码
密码			注册

DDR3的ODT功能只存在DQ，DQS和DM中，而这三个信号不存在多DRAM颗粒共用，如何抑制反射

EDA365欢迎您！

点评

点评

点评

点评

点评

点评

点评

推荐内容 /1