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弱问：电阻接法

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发表于 2011-9-29 13:08 | 只看该作者 |只看大图回帖奖励

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以上是关于DDR匹配电阻连接的两个电路。
其中第一个是参考板。它是用两个电阻做的源端匹配，然后分别连接到两片DDR。
而我的想法是直接用一个电阻连接。然后设置一个T点，分别连接到两片DDR，如第二个电路。

不知道大家有没有碰到用电路一连接的情况？不知道是出于什么考虑，从主芯片出来的地址线要经过两个同阻值的电阻，再分配到两个DDR。

请大家给点指导，这两种方式有什么不同？哪种方法更为合适？

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发表于 2011-9-29 18:27 | 只看该作者

负载有反射，第二种方法就不好处理了。

画-->华--...-->化-----?

扣扣： 714765307

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发表于 2011-9-29 23:39 | 只看该作者

第二种方法负载有反射不会相互影响？？

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楼主| 发表于 2011-9-30 08:39 | 只看该作者

rx_78gp02a 发表于 2011-9-29 23:39 ) T$ O2 I' Z+ Y+ Y7 c9 |6 Y) e' m
第二种方法负载有反射不会相互影响？？

第二种方法，不明白为什么反射会不受影响。
我发现，貌似第二种方式用的比较多吧？

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发表于 2011-9-30 09:04 | 只看该作者

本帖最后由 rx_78gp02a 于 2011-9-30 09:05 编辑

悲剧，仿真结果显示是第二种好。波形是两种拓扑的对比，过冲大的是第一种

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楼主| 发表于 2011-9-30 09:38 | 只看该作者

rx_78gp02a 发表于 2011-9-30 09:04 ' O/ l; n* r% m
悲剧，仿真结果显示是第二种好。波形是两种拓扑的对比，过冲大的是第一种

果然是高手。
这么意外，那你有没有对仿真结果进行分析啊？

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发表于 2011-9-30 10:08 | 只看该作者

819535006 发表于 2011-9-30 09:38 - ^5 p" e: b$ L( V7 `. |$ d
果然是高手。
6 J7 }$ v' t+ T' ~这么意外，那你有没有对仿真结果进行分析啊？

说了不是高手{:soso_e106:} ，我不知道原因啊，希望高手分析下！

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发表于 2011-9-30 10:26 | 只看该作者

我刚做完一个56442芯片外挂3片DDR的板子，拓扑上采取的是第二种方案。

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发表于 2011-9-30 10:27 | 只看该作者

第一个图的电阻取值为第二个的两倍的话，两个图几乎无差别

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楼主| 发表于 2011-9-30 12:49 | 只看该作者

niuwa 发表于 2011-9-30 10:26 9 E3 {* P! d; F
我刚做完一个56442芯片外挂3片DDR的板子，拓扑上采取的是第二种方案。

设置了T点再分到三片DDR吧？

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楼主| 发表于 2011-9-30 12:54 | 只看该作者

rx_78gp02a 发表于 2011-9-30 10:27
- K6 p' Q6 o! P3 R8 }" {" f& X4 ~# N$ U第一个图的电阻取值为第二个的两倍的话，两个图几乎无差别

哦，呵呵我不懂仿真，所以看不懂你的图是怎么做的拓扑结构。
不过还是谢谢你，让我知道了结果。。。

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发表于 2011-9-30 13:41 | 只看该作者

819535006 发表于 2011-9-30 12:49
( K! P- e9 \% T' ^# V) B设置了T点再分到三片DDR吧？

是的

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发表于 2011-9-30 14:05 | 只看该作者

第一个图每条分支都要加电阻，颗粒多的时候岂不是很悲剧，既然能够达到同样的效果，器件越少也越容易布线，成本更低（虽然电阻没几个钱）

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发表于 2011-9-30 22:19 | 只看该作者

第二种情况如果两个分支延时不同的话我想信号会很糟糕吧，但是ddr电路是否要求两个分支延时相等。

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楼主| 发表于 2011-9-30 22:34 | 只看该作者

rx_78gp02a 发表于 2011-9-30 14:05
' e% Y3 W# j: `: D5 m) ]第一个图每条分支都要加电阻，颗粒多的时候岂不是很悲剧，既然能够达到同样的效果，器件越少也越容易布线， ...

恩是的。
我再请教一个问题。我可以理解地址线加电阻的时候，加在源端，因为我的理解是地址线单向传输。
那如果数据线，要加匹配电阻，是靠近CPU呢，还是靠近DDR？因为它是双向传输的，相当于I/O线。
这个问题可能问的有点幼稚，因为我刚做这行，呵呵给点指导。

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