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EDA365电子工程师网»技术社区 › 电子技术社区 › Allegro&Orcad PCB论坛 › 关于DDR3布线等长的一个小问题
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关于DDR3布线等长的一个小问题

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cewtf

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发表于 2015-10-30 10:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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hello，早上好各位大师。小弟一早过来继续研究DDR3布线的问题的时候，在手册里面看到这样一张图，突然有点困惑，也大致能明白是什么意思，但是还是想请教一下各位大师的意见，看看小弟的理解是不是对的。
& @; b1 L) y* B' |. g4 X/ e按照下面两幅图里面的表格，我简单的理解就是只要同分组的线等长即可，没必要一致要求所有分组的走线完全登场。那么问题又来啦，那么在多片DDR3的芯片上，是不是说不通芯片上的线也没有必要要求一致登场，只要CLK信号等长就可以了呢？我的意思也就是说，比如8个分组，byte0，byte1，byte2，byte3，byte4。。。。那么也就是说只要byte0里面的先等长，byte1里面的线等长就可以了，不需要考虑所有的byte都要等长。最终所有DDR3芯片的CLK信号等长，就可以了呢？
" B# k  V% ]" F

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freeren

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发表于 2015-10-30 10:30 | 只看该作者
我的理解是这样：DDR等长围绕DDR 的clk信号为基准线展开，假如，地址线与CLK偏差一个范围值：+-200mil；DQS与CLK 偏差+-500mil;然DM、D0~D7是以DQS为基准线偏差；所以只要满足偏差值要求就可以，偏差值大，则每个字节长度偏差也大，反之，偏差值小，则看起来每个字节长度就都差不多

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tangxuena
头像不错  发表于 2015-11-2 17:29

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isrca01

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发表于 2015-10-30 10:29 | 只看该作者
是的，如图里一样，数据组里，11根一组，组内等长即可。

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阿斯兰

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发表于 2015-10-30 10:43 | 只看该作者
本帖最后由 阿斯兰 于 2015-10-30 10:44 编辑 , j* g0 G' D" ]: m3 l/ e
" c! }8 C7 @, N9 U( n
不同的芯片对于DDR的等长是不一样的，你可以找到对应手册的layout建议手册看一下0 P: F. d8 O9 H, u
曾经遇到一个海思的芯片，要求是不要做等长，按demo做，芯片内部已经做好了匹配
% J' k0 b/ o1 D

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古未欲雪
我下载的DDR手册都是引脚定义和时序，没有布局建议的啊  详情 回复 发表于 2015-11-19 00:14

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12345liyunyun

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发表于 2015-10-30 10:43 | 只看该作者
各组还是要参考信号线的时钟信号线长度，基本要保持一致，最大不超过600mil,也就是说，实际上布线的时候各组还是要求等长的。一般手册上都有说明的。

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5718366
我基本也是这样认为的，数据线参考dqs等长，地址线参考CLK，dqs和CLK也是有长度要求，只是走线长度相差没那么严格  详情 回复 发表于 2015-10-30 10:59

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5718366

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发表于 2015-10-30 10:59 | 只看该作者
12345liyunyun 发表于 2015-10-30 10:43
3 [9 y& r0 Q2 o+ l各组还是要参考信号线的时钟信号线长度，基本要保持一致，最大不超过600mil,也就是说，实际上布线的时候各 ...

, }- b5 W: w+ D2 s: }. R; j- L我基本也是这样认为的，数据线参考dqs等长，地址线参考CLK，dqs和CLK也是有长度要求，只是走线长度相差没那么严格; a0 e% r0 _( d, M: n! V7 N6 Y

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cewtf

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 楼主| 发表于 2015-10-30 11:25 | 只看该作者
非常感谢大家的回复，我大致明白了，谢谢大家！

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古未欲雪

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发表于 2015-11-19 00:14 | 只看该作者
阿斯兰 发表于 2015-10-30 10:43. x! B  n$ T/ c$ G3 Z& k
不同的芯片对于DDR的等长是不一样的，你可以找到对应手册的layout建议手册看一下
0 s$ N6 Z9 x6 S; [& i曾经遇到一个海思的芯片 ...

) t, y4 F+ y. [$ {/ a6 @' U我下载的DDR手册都是引脚定义和时序，没有布局建议的啊$ z, _, x# E. e

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阿斯兰
那个是数据手册，原理图用的 有的公司还会提供一个layout的手册  详情 回复 发表于 2015-11-19 19:17

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阿斯兰

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发表于 2015-11-19 19:17 | 只看该作者
古未欲雪 发表于 2015-11-19 00:14$ f  V8 \8 E/ m+ F7 Y; j6 _9 I5 m
我下载的DDR手册都是引脚定义和时序，没有布局建议的啊

! ^2 f. s8 C/ n6 ^那个是数据手册，原理图用的: S+ w: j0 ~( B; E
有的公司还会提供一个layout的手册
$ [* o5 ?( D9 {3 x% X

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古未欲雪
好的，我去找找，我都是镁光下载，找不到啊 +  详情 回复 发表于 2015-11-23 22:13

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古未欲雪

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发表于 2015-11-23 22:13 | 只看该作者
阿斯兰 发表于 2015-11-19 19:17
0 P9 g, D7 f3 E5 e! L  B那个是数据手册，原理图用的
6 L: N) B! ^8 W5 _; T2 a% n; B/ e有的公司还会提供一个layout的手册

& e& D# n. |- p1 X! i; g好的，我去找找，我都是镁光下载，找不到啊 +
, j. x5 V% W8 u% G; R

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gdli

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发表于 2016-12-3 16:31 | 只看该作者
楼主，可以把DDR3手册资料发来学习一下吗- F+ \# r2 g9 L$ Z# R  q

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gdli

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发表于 2016-12-5 17:16 | 只看该作者
楼主，D1这组和D9这组长度为什么相差这么大呢

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cewtf
不好意思，前一段时间在忙，就没上论坛，DDR3的资料大多都是在网上找的零零散散的东西。数据线差距很大，这个主要是应为他们在不同的组，只要保证每一组内等长就行了，不用保证每一组都等长。这个是DDR的特性，好像  详情 回复 发表于 2017-1-6 09:18

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cewtf

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 楼主| 发表于 2017-1-6 09:18 | 只看该作者
gdli 发表于 2016-12-5 17:16
0 q5 H3 p! H& `( J( E楼主，D1这组和D9这组长度为什么相差这么大呢

( y6 J4 H/ k; q) [不好意思，前一段时间在忙，就没上论坛，DDR3的资料大多都是在网上找的零零散散的东西。数据线差距很大，这个主要是应为他们在不同的组，只要保证每一组内等长就行了，不用保证每一组都等长。这个是DDR的特性，好像从DD2开始就支持这个了，你可以找找看。1 b& a, ?$ C) S5 H9 m; F) K

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