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DDR3约束规则设置问题

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发表于 2016-3-30 19:59 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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刚开始学习allegro,网上下了第一届IPC冠军选手的作品在膜拜。。。
- s' ^9 P+ f" u5 r6 |- P, U" {有两点疑问,麻烦对DDR3熟悉的高手们帮我解答一下:5 x) c3 N) m  Q' C4 r& W
1:作品中以D29为targrt,将4粒DDR3所有数据线的Delta:Tolerance值设为0mil:10mil,这样合理吗?/ M0 a7 {+ C+ z! D
不是只需要每粒DDR3的数据线相对等长就行了吗?0 ~0 H' e* F; \0 ]3 a& f
2:每组数据线中DQS+与DQS-需要进行差分走线,Static phase:Tolerance设为5mil,这个值与上面的Delta:Tolerance值
- {/ j. N9 m' x3 A5 F8 h+ H- j* y0 S% d) v在约束上是否有重叠?不会有矛盾吗?
- M: r% I0 @+ w& d! x* \' J希望高手们不吝赐教,谢谢
( \1 q: Z/ ]4 u. X, n
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发表于 2016-3-30 20:27 | 只看该作者
1,合不合理是由SI说了算,正常情况不需要4粒全部等长,这是4个颗粒,如果是8个颗粒呢?布局就限制了长度,你如何做到等长?

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是的 ,我也是这么想的。。。 谢谢  详情 回复 发表于 2016-3-30 20:47

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发表于 2016-3-30 20:28 | 只看该作者
2,这样的设置方法,会出现两个红绿灯,必须满足两个都绿,进一步控制DQS线等长,没问题

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了解,谢谢  详情 回复 发表于 2016-3-30 20:47

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 楼主| 发表于 2016-3-30 20:47 | 只看该作者
zhaofeiok1 发表于 2016-3-30 20:27
: C% E  Q# R% L- \0 P5 z1,合不合理是由SI说了算,正常情况不需要4粒全部等长,这是4个颗粒,如果是8个颗粒呢?布局就限制了长度, ...
, c2 G) [6 j: g' C$ \
是的 ,我也是这么想的。。。" p' R6 o' ^" T3 k. A
谢谢
9 G! P: @9 n( s1 d

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 楼主| 发表于 2016-3-30 20:47 | 只看该作者
zhaofeiok1 发表于 2016-3-30 20:28& o9 G8 ~- \5 Z. F2 @
2,这样的设置方法,会出现两个红绿灯,必须满足两个都绿,进一步控制DQS线等长,没问题

1 x7 a& ], t8 e6 k了解,谢谢
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