请教时钟线上高频滤波电容和电阻的选择

路人丙 · 发表于 2008-7-20 19:18

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请教时钟线上高频滤波电容的选择：我本人手头上现在有块板主CPU时钟是60M的，还有2个PHY的时钟是25M，PHY还有接受时钟和发送时钟（可以是2.5M，25M和125M的，分别对应的速度是10M/100M/1000M的网络传输），我们做IEMI测试发现是125M，250M，375M，500M，675M几个点超标，明显是125M出了问题，CPU用的60M有源晶体，2个PHY公用一个25M的有源晶体，请问高手我在这里主要时钟线上该怎么样匹配电阻和电容（原来只是始端串接22，我试过33，50，100，330的电阻但是效果不是很好），主要的时钟线有CPU-60M，PHY-25M，PHY0-TXC，PHY0-RXC，PHY1-TXC，PHY1-RXC，电容的计算公式是怎么样的呢？是f=1/2π*根号下LC的吗？电阻是要仿真得出的，有比较好的经验直吗？我是这样匹配的，时钟线两边有串接电阻，靠近晶体的电阻接电容，这样匹配合适吗？电阻电容直是怎么样的公式确定的呢？比如我想把125M的滤波掉，怎么样确定电容直呢，用哪个公式计算呢？还有电阻呢？请大家指教，谢谢！！！！！！！

libsuo · 发表于 2008-7-21 10:12

你讲的好乱，贴图上来大家帮你分析吧。原理图的对应部分就可以了，方便就把PCB部分的也贴上来。

_hhh_ · 发表于 2008-7-21 13:34

匹配并不一定能解决EMI超标问题,建议你把PHY这部分的PCB上贴出来,可以帮你分析下.

路人丙 · 发表于 2008-7-21 13:43

谢谢斑竹的热心回帖，贴图如下：

路人丙 · 发表于 2008-7-21 13:46

2个PHY的发送和接受时钟

2个PHY公共的主时钟25M

:你用的一驱动多网络，比较不合适，可以考虑用一个时钟buffer,这样设计不能保证芯片接收端的信号质量，你可以提供PHY20M接受端的时钟信号。

×××××××××××××××××25M的电源滤波×××××××××××××××××

增加100n的试试，感觉你的时钟处理比较简单。你再测试一下3.3V的电源汶波，时钟芯片通常做派滤波，要不你更换一个25M的时钟晶振。

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[ 本帖最后由 liqiangln 于 2008-7-22 09:15 编辑 ]

路人丙 · 发表于 2008-7-21 14:53

2颗PHY，每个有主时钟，发送时钟，接受时钟，对应白色线：

PHY的主时钟25M，可以是CPU提供，也可以是25M的晶体提供：

CPU的主时钟60M的，串接的电阻是22的：

路人丙 · 发表于 2008-7-21 15:04

还有个DDR的时钟每根的时钟是150M的，串接的是22的电阻：

EMI测试的10M，100M，1000M结果如下：

请各位有空余时间的话，帮忙看下，分析下啊！！！！！谢谢！！！！！！

liqiangln · 发表于 2008-7-22 09:05

25M PHY时钟设计不是很好，可以考虑增加时钟buffer,现在的设计不能保证PHY端的信号质量，比如说上升沿的要求，可以提供测试波形！

liqiangln · 发表于 2008-7-22 09:12

过class A或者class B 的时钟，你让他们把25M包括进来，感觉你的25M就有问题。

你的25M时钟走线，在分叉处走的是直角，并且在分叉处没有端接电阻，要知道，如果走线一分叉，阻抗要不连续，引起的反射就较大：解决方法，你可以在PHY的25M接受端下拉RC端接。

CPU输出的25M时钟不要给PHY用，不能保证精度和jitter.

你还是先从25M下手。（125M只是你25M生成的，一般不会出问题，如果出问题，只能说明你在网口处的接地不是很好（EMI不到位））

liqiangln · 发表于 2008-7-22 09:16

×××××××××××××××××25M的电源滤波×××××××××××××××××
* q; o" L4 o3 N9 P5 q9 G1 w0 { FEDA365论坛
7 e1 B+ ~, _* C5 M# KPCB论坛网站增加100n的试试，感觉你的时钟处理比较简单。你再测试一下3.3V的电源汶波，时钟芯片通常做派滤波，要不你更换一个25M的时钟晶振。. s0 s8 U:

路人丙 · 发表于 2008-7-22 11:27

非常感谢楼上的高手的热心回帖！！！请问这里提到的增加时钟buffer是怎么回事，具体是怎么样的做呢？可以提供测试波形是什么呢？能说明白点吗？谢谢！！！：

这里说的加100N的上接地电容吗？具体的计算公式是用哪个呢？，谢谢！！！！！

liqiangln · 发表于 2008-7-22 12:07

非常感谢楼上的高手的热心回帖！！！请问这里提到的增加时钟buffer是怎么回事，具体是怎么样的做呢？可以提供测试波形是什么呢？能说明白点吗？谢谢！！！

： buffer就是时钟驱动器的意思，可以是1驱动2路段意思

波形：你要拿示波器测量PHY接受端的25M的信号质量，看看时候正常。

liqiangln · 发表于 2008-7-22 12:09

！

这里说的加100N的上接地电容吗：我是说需要增加一些高频电容 100nf（或者10nf）的意思，计算公式你可以在网上找到，但是经验值，可以考虑增加派形滤波，就是中间要串磁珠的设计，具体上网找。

_hhh_ · 发表于 2008-7-24 13:41

我的看法:
25M时钟布线的确不是很好,串联电阻的位子放得也不好.
但我觉得这个不是引起这次EMI超标得主要原因.
正如楼主所说应该是千兆时钟线(125M)引起的.如果是25M导致,那么它的三阶和五阶应该都会有很明显的尖峰,但是没有.
很遗憾的是: 千兆以太网的所有数据线都是点到点的连接,中间没有串阻.不然比较容易分析出.
不明白的是楼主为什么要那么绕线,CPU和PHY的距离这么近根本没有必要这么做.
时钟线和其它线的间距太近,根本没把它当时钟线来处理.
楼主把千兆以太网的所有线布在同一层,这点比较好,但是不知道这些线的参考平面怎么样?

建议:
1.楼主测一下100M以太网时,有没有这个的EMI问题.我估计没有.
2.缩短走线,在数据线上加串阻,应该会有很大改善.
3.最好把这些线的参考平面的图也截出来看看.

liqiangln · 发表于 2008-7-24 22:50

正如楼主所说应该是千兆时钟线(125M)引起的.如果是25M导致,那么它的三阶和五阶应该都会有很明显的尖峰,但是没有：
class A 和class B 的其实扫面频率是30M。不包括25M

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谢谢斑竹的热心回帖，贴图如下

PHY的

PCB上主要时钟线图片

还有个DDR的时钟每根的时钟是150M的

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非常感谢楼上的高手的热心回帖！！！

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