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请教时钟线上高频滤波电容和电阻的选择

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发表于 2008-7-20 19:18 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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请教时钟线上高频滤波电容的选择:我本人手头上现在有块板主CPU时钟是60M的,还有2个PHY的时钟是25M,PHY还有接受时钟和发送时钟(可以是2.5M,25M和125M的,分别对应的速度是10M/100M/1000M的网络传输),我们做IEMI测试发现是125M,250M,375M,500M,675M几个点超标,明显是125M出了问题,CPU用的60M有源晶体,2个PHY公用一个25M的有源晶体,请问高手我在这里主要时钟线上该怎么样匹配电阻和电容(原来只是始端串接22,我试过33,50,100,330的电阻但是效果不是很好),主要的时钟线有CPU-60M,PHY-25M,PHY0-TXC,PHY0-RXC,PHY1-TXC,PHY1-RXC,电容的计算公式是怎么样的呢?是f=1/2π*根号下LC的吗?电阻是要仿真得出的,有比较好的经验直吗?我是这样匹配的,时钟线两边有串接电阻,靠近晶体的电阻接电容,这样匹配合适吗?电阻电容直是怎么样的公式确定的呢?比如我想把125M的滤波掉,怎么样确定电容直呢,用哪个公式计算呢?还有电阻呢?请大家指教,谢谢!!!!!!!
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发表于 2008-7-21 10:12 | 只看该作者
你讲的好乱,贴图上来大家帮你分析吧。原理图的对应部分就可以了,方便就把PCB部分的也贴上来。

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发表于 2008-7-21 13:34 | 只看该作者
匹配并不一定能解决EMI超标问题,建议你把PHY这部分的PCB上贴出来,可以帮你分析下.

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 楼主| 发表于 2008-7-21 13:43 | 只看该作者

谢谢斑竹的热心回帖,贴图如下

谢谢斑竹的热心回帖,贴图如下:' I  H3 W. E; b

8 r" _$ z2 \" y2 a* `9 B# l
4 p" |' d8 x1 B) V3 Y; S6 K

CPU-CLK(60M).jpg (33.13 KB, 下载次数: 7)

CPU-CLK(60M).jpg
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 楼主| 发表于 2008-7-21 13:46 | 只看该作者

PHY的

2个PHY的发送和接受时钟
% v4 h: J* u/ p$ B " ]( Q4 G, w+ Q# M$ l1 p

1 c* b- _# x# G7 Z) }2个PHY公共的主时钟25M" f: x+ L) W; Z# O: Y) _7 ^

" B6 U3 C! f( G# r. X: l' \+ q7 H6 Z$ u  |* y) R8 r$ _4 j

- r1 W: `0 x% k. Y0 A% Q! }& r% t3 r! B$ _% s
:你用的一驱动多网络,比较不合适,可以考虑用一个时钟buffer,这样设计不能保证芯片接收端的信号质量,你可以提供PHY20M接受端的时钟信号。
# v# H9 B( A* J. x- Y0 g9 Z/ a4 P+ O1 C5 g& u
×××××××××××××××××25M的电源滤波×××××××××××××××××
! }5 a, K' Y# X5 @: H6 t- @7 N! w
增加100n的试试,感觉你的时钟处理比较简单。你再测试一下3.3V的电源汶波,时钟芯片通常做派滤波,要不你更换一个25M的时钟晶振。: [# X) P' w& J) g: q+ n+ I" L+ O4 p

+ M' M" U  W7 y# ~& s4 B0 q/ V, L5 D. G/ ?7 U1 l9 g8 L: b5 x8 L! y

6 V! C2 q/ i- i1 p6 j$ Z**************************************************************************************% w: U) V' q$ ~. Y. \" ], s; c

$ ]9 j/ s2 u- b: B1 F[ 本帖最后由 liqiangln 于 2008-7-22 09:15 编辑 ]

PHY0.jpg (87.8 KB, 下载次数: 0)

PHY0.jpg

phy-clk(25M).jpg (42.23 KB, 下载次数: 0)

phy-clk(25M).jpg
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 楼主| 发表于 2008-7-21 14:53 | 只看该作者

PCB上主要时钟线图片


0 Y+ |$ U9 D/ O; n! }. c2颗PHY,每个有主时钟,发送时钟,接受时钟,对应白色线:! i& Z7 L8 g( G$ L# b+ h
  Q$ m" Q& L; Q( G
: X& A3 J! J8 W
PHY的主时钟25M,可以是CPU提供,也可以是25M的晶体提供:% ^2 S$ K, \* Y4 }+ d. p$ g
" M( f! Q6 Z4 g* k3 |
CPU的主时钟60M的,串接的电阻是22的:

CPU-CLK(60M)串接的是22的电阻.jpg (67.2 KB, 下载次数: 0)

CPU-CLK(60M)串接的是22的电阻.jpg
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 楼主| 发表于 2008-7-21 15:04 | 只看该作者

还有个DDR的时钟每根的时钟是150M的

还有个DDR的时钟每根的时钟是150M的,串接的是22的电阻:' v+ J, `- b: O( h+ p4 w

1 e/ t* l: R9 [EMI测试的10M,100M,1000M结果如下:
) ^3 u! G9 G& u9 P 6 s, s0 P, @, I& z0 Q, G: K
' V) h. D9 e# c. {+ X1 |

0 _' M0 q; O, O1 |9 l
! F0 f7 \6 c' `, y7 X
' n8 P$ q! b* |/ C2 x# N ( L$ r0 `1 x+ P3 f& k' _. {! \5 r, j
请各位有空余时间的话 ,帮忙看下,分析下啊!!!!!谢谢!!!!!!
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发表于 2008-7-22 09:05 | 只看该作者

25M PHY时钟设计不是很好,可以考虑增加时钟buffer,现在的设计不能保证PHY端的信号质量,比如说上升沿的要求,可以提供测试波形!

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发表于 2008-7-22 09:12 | 只看该作者

过class A或者class B 的时钟,你让他们把25M包括进来,感觉你的25M就有问题。+ v' {" C. i7 k. l6 F

% D+ a0 @' g  `9 V7 V* D你的25M时钟走线,在分叉处走的是直角,并且在分叉处没有端接电阻,要知道,如果走线一分叉,阻抗要不连续,引起的反射就较大:解决方法,你可以在PHY的25M接受端下拉RC端接。! m; y# e$ Y1 m  t5 I

1 \4 F- u8 g9 O# \CPU输出的25M时钟不要给PHY用,不能保证精度和jitter.
( O7 d5 o, K' X/ t" x5 k) M& h6 P6 i  n% p$ n  h" e- v
你还是先从25M下手。(125M只是你25M生成的,一般不会出问题,如果出问题,只能说明你在网口处的接地不是很好(EMI不到位))

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发表于 2008-7-22 09:16 | 只看该作者
×××××××××××××××××25M的电源滤波×××××××××××××××××1 Z, k% W% q  g/ f3 O( |
* q; o" L4 o3 N9 P5 q9 G1 w0 {  FEDA365论坛
7 E, e1 e  \, b; k) `  h7 e1 B+ ~, _* C5 M# KPCB论坛网站增加100n的试试,感觉你的时钟处理比较简单。你再测试一下3.3V的电源汶波,时钟芯片通常做派滤波,要不你更换一个25M的时钟晶振。. s0 s8 U:

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 楼主| 发表于 2008-7-22 11:27 | 只看该作者

非常感谢楼上的高手的热心回帖!!!

非常感谢楼上的高手的热心回帖!!!请问这里提到的增加时钟buffer是怎么回事,具体是怎么样的做呢?可以提供测试波形是什么呢?能说明白点吗?谢谢!!!:2 V2 ?6 ?7 G7 A' V: p
% x7 @% T3 l+ O
这里说的加100N的上接地电容吗?具体的计算公式是用哪个呢?,谢谢!!!!!
3 O5 P* j+ ]* \6 X* J. z- i
8 x  e6 W( U8 T1 @/ k+ R5 y& z' C: V
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发表于 2008-7-22 12:07 | 只看该作者

非常感谢楼上的高手的热心回帖!!!请问这里提到的增加时钟buffer是怎么回事,具体是怎么样的做呢?可以提供测试波形是什么呢?能说明白点吗?谢谢!!!
( r& y+ m; `: U& x# {3 P0 p$ `
" ~/ R" w/ b5 j5 l' t: buffer就是时钟驱动器的意思,可以是1驱动2路段意思
/ ]3 i" G0 j2 u! p0 a9 @8 E- V& w' g/ b( ~" k0 t2 [
波形:你 要拿示波器测量PHY接受端的25M的信号质量,看看时候正常。

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发表于 2008-7-22 12:09 | 只看该作者
, B  D, X& C: m1 f+ R5 S4 \

% W1 W0 ~, F; o这里说的加100N的上接地电容吗:我是说需要增加一些高频电容 100nf(或者10nf)的意思,计算公式 你可以在网上找到,但是经验值,可以考虑增加派形滤波,就是中间要串磁珠的设计,具体上网找。

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发表于 2008-7-24 13:41 | 只看该作者
我的看法:
7 S- H: Y6 Y$ }% d0 P2 @. k1 h+ [: @   25M时钟布线的确不是很好,串联电阻的位子放得也不好.
$ H- p  d/ f5 a! k7 S. X/ V  但我觉得这个不是引起这次EMI超标得主要原因.% z" H1 L" h3 `" C
  正如楼主所说应该是千兆时钟线(125M)引起的.如果是25M导致,那么它的三阶和五阶应该都会有很明显的尖峰,但是没有.( s4 _! J8 ~5 z8 R- t- M- P
很遗憾的是: 千兆以太网的所有数据线都是点到点的连接,中间没有串阻.不然比较容易分析出., t8 Y# @5 c8 ~2 \: v
不明白的是楼主为什么要那么绕线,CPU和PHY的距离这么近根本没有必要这么做.
8 P  A, \9 s4 r- J2 W' d时钟线和其它线的间距太近,根本没把它当时钟线来处理.
# @( z; d' J8 c% v6 n楼主把千兆以太网的所有线布在同一层,这点比较好,但是不知道这些线的参考平面怎么样?
4 [  Y& G+ s4 P9 g+ D! t5 k5 ~+ d* q8 Y# H/ V( v
建议:
2 s  D+ C* m8 q1.楼主测一下100M以太网时,有没有这个的EMI问题.我估计没有.
: f2 r4 d0 C: u5 \2.缩短走线,在数据线上加串阻,应该会有很大改善.
  I; N$ X- X7 X8 ?  T8 N- |, i* d3.最好把这些线的参考平面的图也截出来看看.

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发表于 2008-7-24 22:50 | 只看该作者
正如楼主所说应该是千兆时钟线(125M)引起的.如果是25M导致,那么它的三阶和五阶应该都会有很明显的尖峰,但是没有:
) h+ p, i, a0 l& u" T* c- Tclass A 和class B 的其实扫面频率是30M。不包括25M
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