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FSP功能中如何组对组正确互联？能否设置优先级？

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mengzhuhao

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发表于 2016-4-28 08:39 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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FSP功能中如何组对组正确互联？能否设置优先级？2 O9 v: P1 b7 N/ ^4 i( X
* F6 u' Y$ C7 H7 U4 Y
(1)目前发现，有时候模块有时钟，数据，控制之类，如果对应的fpga的bank的时候有时候时钟线会被数据与控制组挤出去，需要连接时钟，在再连接数据与控制组，这种情况下不能rerun进行! t5 I5 g- q( N$ r" }
: w9 l  p- T, }  @
不知道是否可以分别设置优先级？( l4 Q, }  E+ q: y  C* s5 M
+ n9 K" V! D. s) x  Q* g
  x' k+ e4 [- k( f2 B1 O
(2)像FPGA有些可以根据目标pin功能来指定管脚连接关系，其他新建元件是不是就不能实现这样的效果？例如两个连接器(假设把元件当连接器元件建立)，是否不能设置这样的效果，或者应该怎么弄才能使得 这些连接器指定的数据能正确连接？例如连接器1数据DATA[0-16]如何正确连接到连接器2数据DATA[0-16]？
' H: @4 D: G# ?. O# y0 s- j: d. u
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