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单颗DDR3 6层板的画法

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发表于 2015-11-7 11:51 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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* j8 M  N& H- n) M/ {如上图所示,准备用6层(不是用4层),有T点等长,目前想法是:L1走线,L2 GND (少量线),L3全GND , L4走线 , L5 VDD电源  L6全GND;
2 a( x2 r. ~$ r- x, W- [  ~不知这样是否合理,请大家评论,谢谢。: P9 X) U7 }( `/ d: r9 O* w% K
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发表于 2015-11-7 12:11 | 只看该作者
这是pop的ddr,中心间距应该是0.4mm,如果是6层1阶的板,ddr的线尽量走在第1层(少量ddr线),第2层(主要ddr线),第3层为参考地。
! H8 T1 {2 j3 h  X$ v' i+ @: _如果是6层2阶的板,ddr的线尽量走在第1层(少量ddr线),第2层(少量ddr线),第3层(主要ddr线),第4层为参考地

点评

6层2阶不可能太贵了,这个是平板一DDR3离CPU近1.5mm,我觉的第三层(主GND)走CPU到DDR3的所有线,但DQS CLK放在第四层并包GND ,L5为VDD,这应该是合理的走法。  详情 回复 发表于 2015-11-9 09:27

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发表于 2015-11-7 15:29 | 只看该作者
DDR3 一般用的都是通孔

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发表于 2015-11-7 17:58 | 只看该作者
还是多参考芯片手册,就这张图看不出来

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发表于 2015-11-8 11:55 | 只看该作者
POP的DDR这样搞有点蛋疼吧

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 楼主| 发表于 2015-11-9 09:27 | 只看该作者
5718366 发表于 2015-11-7 12:11
4 z* \1 g8 M, J0 }9 Z这是pop的ddr,中心间距应该是0.4mm,如果是6层1阶的板,ddr的线尽量走在第1层(少量ddr线),第2层(主要d ...

% C% `& x$ I+ E6 u& [: w9 r6层2阶不可能太贵了,这个是平板一DDR3离CPU近1.5mm,我觉的第三层(主GND)走CPU到DDR3的所有线,但DQS CLK放在第四层并包GND ,L5为VDD,这应该是合理的走法。1 X0 i% R2 j8 y0 I) s3 O) k! j5 L

点评

不知道你的平板是啥方案的,如果用6层1阶的话,你想把ddr的线主要走在第3层,要看主芯片那是否有空间打那么多盲孔和埋孔, 另外,ddr3的跑频比较高,对DQS CLK的要求就比较严格,尽量要做到立体包地。 至于电源呢  详情 回复 发表于 2015-11-9 09:43

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发表于 2015-11-9 09:43 | 只看该作者
adwordslai 发表于 2015-11-9 09:276 Q- s4 c5 {. K
6层2阶不可能太贵了,这个是平板一DDR3离CPU近1.5mm,我觉的第三层(主GND)走CPU到DDR3的所有线,但DQS C ...

3 O8 ^* }3 a( m7 E不知道你的平板是啥方案的,如果用6层1阶的话,你想把ddr的线主要走在第3层,要看主芯片那是否有空间打那么多盲孔和埋孔,
8 X2 c: B4 M2 C0 f; Q  ?# W另外,ddr3的跑频比较高,对DQS CLK的要求就比较严格,尽量要做到立体包地。
5 v5 ^' n. x+ t! I* w$ N' s! v至于电源呢,不可能分配1层来走电源,主要是没那么多空间9 w) @! }  Z; S

* I' O* r, L& D6 `% _* e

点评

MTK,如按你的做法,L2主DDR线,L3是主GND, 那么L4是T点两边PIN的走线,L5为VDD,你说的DQS CLK立体包GND还是做不到。  详情 回复 发表于 2015-11-9 10:12

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 楼主| 发表于 2015-11-9 10:12 | 只看该作者
5718366 发表于 2015-11-9 09:43: c& b; F/ N8 R! @
不知道你的平板是啥方案的,如果用6层1阶的话,你想把ddr的线主要走在第3层,要看主芯片那是否有空间打那 ...

; K: g; I" D6 u' M0 O0 oMTK,如按你的做法,L2主DDR线,L3是主GND, 那么L4是T点两边PIN的走线,L5为VDD,你说的DQS CLK立体包GND还是做不到。
8 e! W7 ?- G/ G! l

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DQS CLK走在第4层,第5层的电源平面,也可以作为DQS CLK参考平面  详情 回复 发表于 2015-11-9 10:21

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发表于 2015-11-9 10:21 | 只看该作者
adwordslai 发表于 2015-11-9 10:12
6 f0 ^: _( U: t" K$ P  a# E- d1 |MTK,如按你的做法,L2主DDR线,L3是主GND, 那么L4是T点两边PIN的走线,L5为VDD,你说的DQS CLK立体包GND ...

  ^8 k8 C: F/ LDQS CLK走在第4层,第5层的电源平面,也可以作为DQS CLK参考平面

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对,这样才比较合理。  详情 回复 发表于 2015-11-9 11:02

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 楼主| 发表于 2015-11-9 11:02 | 只看该作者
5718366 发表于 2015-11-9 10:21
: h! c  W6 |# ^DQS CLK走在第4层,第5层的电源平面,也可以作为DQS CLK参考平面
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对,这样才比较合理。! H  O5 `5 M0 I" G- e6 [
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