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一不小心，又到了“营养大餐”时间了，因为上午去EF“考察”，加上又记错了时间原因。即使马不停蹄赶过去，还是迟到了，幸运的是还是赶上了这场由杜老师带来盛宴。一进门，杜老师的精彩已经开始了，屋子也都坐满了，连最后面的过道都是站满了，深圳的小伙伴还是蛮积极的。往旁边一看，居然看到另一个大神——吉米哥。跟他打个气招呼就静静的站在旁边听课了，在中场休息的时候，很幸运的还找到了一个座位。下面开始盘点一下在本场盛宴的收获吧！/ S& t+ N+ B9 B6 U
1. 因为迟到了，进去的时候杜老师正在讲机壳接地的方法机壳地不能直接与地线接在一起，且机壳地下方需全部挖空，不能有任何走线。因为层叠与层叠之间会有藕合，最好是用磁珠或用安规电容将机壳地与板上地线连接起来，安规电容容量可以小，但是耐压要一定要大，这样有利于EMC。以前习惯都是将机壳地直接接到板上的地线，原来一直都是错的。
& u" U* p7 |( o0 `6 Q2. DVI/USB等接口信号要在靠近信号输入端处加ESD管，增加ESD保护；然后再进入共模线圈，有利于提高EMC。
3 T: O) X- e: m, l3. 本次的重点是DDR3的相知识，DDR3特性如下：- T" a4 @0 _% i5 f( m
a).DQS是使用差分信号；+ Y2 i2 g* o# B7 _1 I( Q
b).芯片内部有ODT功能，数据线上无需外部匹配，但命令线及地址线依然需要外部加匹配电阻；2 h, P, g1 a* o- i1 x( k2 d, K
c).内核电压为1.5V,功耗比DDR2降低了20%；
- A: P5 F0 \4 i% o T9 U! Zd).DDR 3有write leveling特性，消除走线延时带来的误差，因为Fly-by拓扑结构的特性减小了走线的stub和长度，但是它同时也带来了CK-CK#和DQS-DQS#之间的走线延迟。
0 T! u" G7 b8 t2 Z, B) re).Ram重置（RESER）功能，关闭所有数据接收和发送，仅提供保存数据的最低电量，达到省电的目的。
& X/ g3 D* W1 F" ~5 J6 h/ _4. DDR3布线规范
8 q3 q) ]1 F( j, o* ~8 j2 A3 wa).特征阻抗：单线50欧，差分线100欧，需保持阻抗连续性； h2 f0 h) e3 z! Z
b).信号线尽量少换层，尤其是数据线、时钟线，不能超过两个过孔,数据线、时钟线、地址（控制）线组间距在20mil以上或至少3W；
0 ?8 I! I: l# \7 \) A; j rc).Vref线最小宽度为20mil,能铺铜就铺铜；
* ~1 ]7 V+ M) W4 ]) b, S. T" }8 od).等长以Layout Guide为准，以仿真结果为准；5 n+ s$ Y9 [7 Y' M
e).如果可以，尽量将芯片的管脚长度导入软件中；1 u- n) F$ m7 y! Z
f).地址线优先选择Fly-By，分支处的线尽可能的短，在150mil左右为难
2 A# b2 m( e! T- i! a sg)地址线和控制线的上拉匹配电阻放在最后一个DRAM末端，与DRAM的走线不超过500mil。& I0 l% Y$ Q* i0 D" @
5. 最后还有一些开关电源的知识，开关管的Gate、Phase信号尽量短而粗；模拟信号采样点在输出滤波之后；模拟地与大电流地分开，在远端单点接地等。
8 ]( M' W4 I2 b( L( L% P感谢EDA365,感谢杜老师给我们带来的这次营养大餐，谢谢你们！下次培训见！
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发表于 2015-8-7 14:16
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