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cadence allegro 原理图升级pcb问题

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发表于 2014-12-23 11:07 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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制作PCB过程中(元器件已经摆放的差不多了),发现原理图的一些器件可以省略,我就直接从PCB和原理图上删除了,但是我怎么能够对原理图重新生成网表导入网表,怎样才能保证PCB已经画好的器件位置不变,而只是位号发生变化?
. K$ G7 I. z8 D+ P/ }/ s0 p9 |比如电容C111重新排序后,变成了C80,想使C111的器件坐标位置不变,而位号变为C80!!
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发表于 2014-12-23 11:14 | 只看该作者
原理图上器件位号变了,正常导入网表,原来的器件是要飞掉了。如果器件在原理图的坐标不变,可以通过SKILL来恢复器件原来的位置。

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 楼主| 发表于 2014-12-23 11:20 | 只看该作者
我用的版本是cadence 16.6 导入更新的网表出现错误: ERROR: "Retain electrical constraint on net" (retain_cns_on_net) mismatch between schematic (YES) and design (NO). Schematic must agree with design. #1   ERROR(SPMHNI-175): Netrev error detected. #2   Run stopped because errors were detected

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 楼主| 发表于 2014-12-23 11:22 | 只看该作者
rock_li29 发表于 2014-12-23 11:14
( b1 B1 I9 d2 @9 F原理图上器件位号变了,正常导入网表,原来的器件是要飞掉了。如果器件在原理图的坐标不变,可以通过SKILL ...

9 q- w9 k0 ^' G我已经提前都删除了(PCB和原理图中),重新生成网表,然后再导入,然后就出现了错误% }; g0 R6 ~9 D

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 楼主| 发表于 2014-12-23 11:26 | 只看该作者
怎么能够实现原理图和PCB的实时更新啊,大家有没有什么好的方法?

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发表于 2014-12-23 13:47 | 只看该作者
你调入网表的方式是?勾选了那些项?截图来看看。

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 楼主| 发表于 2014-12-23 14:16 | 只看该作者
rock_li29 发表于 2014-12-23 13:47
0 H: x4 J6 T) w; _/ n0 G5 P: t3 A你调入网表的方式是?勾选了那些项?截图来看看。
' N5 g* O3 s! ?# ?/ |* B
这是我导入时的选项
+ g1 w& V) u0 n2 y* E9 _

QQ截图20141223142109.jpg (53.06 KB, 下载次数: 2)

QQ截图20141223142109.jpg

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发表于 2014-12-23 17:19 | 只看该作者
你勾上lgnore FIXED property试试。

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 楼主| 发表于 2014-12-23 19:20 | 只看该作者
rock_li29 发表于 2014-12-23 17:193 S6 H; c' ~7 c8 c
你勾上lgnore FIXED property试试。

6 w- e+ d! b2 Y. E, Z8 G3 |5 o8 J也是出现同样的错误
" ?. a0 f) G) H6 D

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发表于 2014-12-23 21:42 | 只看该作者
你删除元件后不要对原理图进行重新编号,要编号的话也是对PCB重新编号,再回注到原理图,这样才能达到你想要的效果

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发表于 2014-12-24 08:48 | 只看该作者
那可能是网表有问题,方便的话,把你的原理图和PCB传上来,帮你看一下。

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 楼主| 发表于 2014-12-24 09:26 | 只看该作者
wwddss_1976 发表于 2014-12-23 21:42- {" v/ F3 \$ l
你删除元件后不要对原理图进行重新编号,要编号的话也是对PCB重新编号,再回注到原理图,这样才能达到你想 ...

" \7 n) q' F: A6 R9 Y5 Y哦,我试一下8 _: w/ x" w6 l

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 楼主| 发表于 2014-12-24 09:27 | 只看该作者
rock_li29 发表于 2014-12-24 08:48
: D6 R/ l- z  s+ e3 C* O: ?2 x那可能是网表有问题,方便的话,把你的原理图和PCB传上来,帮你看一下。
0 K/ q% W* h+ c* x9 r
谢谢啊!麻烦你了0 U. V* {) u, ]6 l" T: y

DSP电路板.zip

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发表于 2014-12-24 09:43 | 只看该作者
兄弟,导入网表没有任何问题。操作:是重新产生网表,再打开BRD重新导网表,没有提示错误。

dsp6713sys_1224.rar

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 楼主| 发表于 2014-12-24 09:57 | 只看该作者
本帖最后由 xiyuziju 于 2014-12-24 10:10 编辑   }9 ?& [' s5 j9 K
rock_li29 发表于 2014-12-24 09:43
$ q1 J4 n# I) ]; R4 |兄弟,导入网表没有任何问题。操作:是重新产生网表,再打开BRD重新导网表,没有提示错误。
1 N2 y$ x: c' ^. x* O& |% u
没有错误吗,你创建netlist和导入网表时设置的可以给我传下图片吗。我的版本是16.6,allegro用的是XL,capture CIS8 Q$ e* Y* S, M0 x
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