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（以下内容受Cadence官方委托发布）+ C* q1 d x- ~) ^2 P
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% ]' C1 f5 ^+ x. P( G2014 Cadence Allegro and Sigrity China Technology on Tour
9 J& j3 a! V) n) A1 x: g尊敬的用户：8 ^2 m* p, o: Z1 `" f% w
电子设计自动化领域领先的供应商Cadence公司和北京耀华创芯电子科技有限公司，共同诚邀您参加一年一度的“2014 Cadence Allegro and Sigrity China Technology on Tour ”。在这一天的研讨会中，将向诸位分享Cadence在高速PCB和系统封装设计、仿真方面最新的发展，介绍即将发布的新技术和解决方案，并向电子设计工程师展示Cadence独有的IC/Package/PCB协同设计及系统级分析的解决方案。详情请参考会议日程和相关主题演讲介绍。
( w% P4 {& K! |- N/ [4 {诚邀对象：
& E9 f9 ?. d0 |+ Q% W) \# A2 R; x-- Cadence Allegro/Sigrity产品用户* m$ N, ^4 O, e- n
-- PCB设计工程师和管理者& |- K& ` \ M
-- 封装设计及仿真分析工程师
$ a6 A* W4 V6 j-- 芯片设计公司参考板设计工程师, _* b+ I& E" r% k$ E
-- 芯片设计公司IC/Package/PCB协同设计、仿真人员) Q+ ~2 `) i2 K# w8 p2 G7 a1 B
-- 信号完整性分析工程师
7 [. W3 C; s% A+ Y2 R; u-- 电源仿真及设计工程师
2 f6 Q3 Y9 [% A, N2 G9 _+ I- v-- EMC仿真及设计分析工程师$ K0 p! m$ B# \: ?; A! f
-- CAD工程师及经理: H2 e6 P9 W8 M) Y: s5 F
-- 希望在PCB设计环境中提高设计效率和可预测性的团队 + y& D* z3 l3 A& C
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8 E, d1 d! R& R日程安排： | Time | | | | | Efficient Product Creation with Allegro and Sigrity Solutions | | Sigrity, the Leader in Signal and Power Integrity | | | | What’s New for Allegro PCB and IC Packaging | | | | System Level SI Signoff and DDR4 Virtual Reference Design | | InTempo Team PCB Design for Maximum Productivity | | | | Voltus + Sigrity : A Complete Chip-Package-Board Power Integrity Sign-off Solution | | MGH Channel Analysis and Measurement | | |
演讲介绍： Allegro/SigrityPCB Solutions · What’s New for Allegro PCB and IC Packaging 全新64位AllegroPCB提供了系统级设计综合解决方案：Allegro Interface-Aware PCB设计，让系统设计更简洁明确，全流程提升产品性能和缩短开发周期。 Interface-Aware PCB设计基于 NetGroup 的全流规则驱动，优化设计流程，最大限度的优化设计流程，减少设计过程中的迭代；智能人机交互技术，全面提升布线设计效率，缩短开发周期；产品支持 64位操作系统，运行更快，更稳定；全新SHAPE 编辑模式，丰富的PAD类型支持以及加工参数设置，工具更易用，功能更全面。让您在越来越复杂的系统设计中游刃有余。 · System Level SI Signoff and DDR4 Virtual Reference Design: 专题介绍如何从整个系统的方面快速实现芯片，封装和PCB设计以满足DDR4的接口设计约束以及最终的Signoff验证分析，包括Power-aware IBIS模型的建立，芯片/封装/电路板 IO电源和信号走线的模型提取，以及芯片/封装/PCB的联合Signoff仿真验证分析（SI, Crosstalk, SSN，Timing）等。 · InTempo Team PCB Design for Maximum Productivity: 大规模的设计，复杂的设计约束，紧迫的设计周期需要PCB的协同设计。介绍及演示Team PCB的功能加强以及最新规划。
* l6 |! l* T& |0 @, b· Voltus + Sigrity : A Complete Chip-Package-Board Power IntegritySign-off Solution 传统的电源完整性分析和验收是分别从芯片级和封装/板级定义不同的设计裕量要求，并各自分析以确认实际设计是否满足指标要求，但随着芯片供电电压不断降低以及工艺节点的更新，传统方法在解决越来越紧的噪声和时序裕量方面面临越来越大的挑战。从系统级对系统电源噪声进行分析和验证成为电源完整性验收必不可少的手段。本专题介绍了一种经过案例验证的芯片-封装-板级电源/热的完整性协同分析和验收方案，并演示利用该方案进行核心电源的直流压降（IR-Drop）、阻抗、瞬态噪声分析、高速IO接口SSO分析、系统级电热协同分析等。 . @- Q: H6 d, e+ w
· MGH Channel Analysis and Measurement: 主要介绍10Gbps以上高速通道3D全波快速准确建模挑战和应对新方法，以及高速串行仿真中选取何种激励码型、卷积前波形上升/下降沿速率等对最终结果的影响。
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4 L! r5 t) @! J/ p6 B 活动酒店信息： 西安志诚丽柏酒店：西安高新技术开发区高新路46号（光华路与高新路交叉口） 公交信息：乘坐604；29；608；206 光华路站下车& M9 w/ Z: z: y& z
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@ |: m& H/ V" K" D2 K成都天府丽都喜来登酒店：成都市青羊区人民中路1段15号（成都体育中心旁） 地铁1号线骡马市站D出口出，前行50米。
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参会报名：席位有限，请尽快点击以下链接在线报名，您的席位将以最终附有确认号的确认函为准。 我们期待您的参加！
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发表于 2014-10-30 21:49
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