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allegro中关于时钟地址数据线的问题

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发表于 2012-4-24 10:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
在布线中分别用到了时钟差分信号 数据总线和地址总线:
+ x( p$ t9 x' S# b7 ~! x现在要到遇到怎么设置布线长度的问题
3 P8 a0 }1 e) c/ S: j  B5 b数据线和地址线都是以时钟为基础的吧,假设时钟是1500MILS,那数据线和地址线是应该比他长好呢还是短好呢还是等长?
- n  ?9 H2 o* O/ w, l: M" g: Y5 d# Q3 O# l4 a: e4 @
都大概在什么范围呢?
& {' ?8 @# T# N$ k" t
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发表于 2012-4-24 10:35 | 只看该作者
应该是以时钟为基础,具体操作范围,要查看器件手册,DDR的手册中都有说明的。不是完全相同。4 Y, u7 q/ P# d" Z4 R
每个板子都不简单。

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 楼主| 发表于 2012-4-24 10:54 | 只看该作者
tjukb 发表于 2012-4-24 10:35
6 l' H7 J7 O6 E" E1 X8 K应该是以时钟为基础,具体操作范围,要查看器件手册,DDR的手册中都有说明的。不是完全相同。
3 W" \. P; {7 \7 e. o
不是DDR布线的,就是一个DA的配置,里边布线没有特殊说长度关系。# s' \% g, I" n6 N" F! I, ^$ C
我是想知道,一般情况下,这三类线有什么关系呢,万一长度是随意的有什么影响的吗

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发表于 2012-4-24 12:14 | 只看该作者
DA如果不是高速的话,没啥特别的。高速的话,尽量等长,手册中也有相关的布线要求,或者有评估板可参考。个人觉得没必要太在意等长,关键是数字和模拟信号布线区的隔离,clk时钟信号远离基准和电源就ok啦。
5 o4 ?$ ?/ B" P3 y( a
每个板子都不简单。

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 楼主| 发表于 2012-4-24 15:00 | 只看该作者
tjukb 发表于 2012-4-24 12:14 " i: l; a9 p: r: ]  D- ~  e4 o
DA如果不是高速的话,没啥特别的。高速的话,尽量等长,手册中也有相关的布线要求,或者有评估板可参考。个 ...
7 b/ F: D- t9 Q  S' h& o
谢谢你的回答{:soso_e100:}

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发表于 2012-4-29 15:01 | 只看该作者
雖然是好幾天前的帖子, 不過看到有誤導的還是應該插一腳
2 d* {& R. t* v四樓說的觀念並不很正確.- x5 s" ~3 T0 I; g& }" }* h
是否需要等長? 要看電路設計來決定 , 並不是您認為重要或不重要 , 尤其在高速訊號的設計上.
8 p6 _% b* d: f: V2 D3 p- [很多資料線因為要控制在一定的如許誤差時間範圍內到達接收端 , 等長的控制當然非常重要.
: Y  ?9 j* _1 ^# o5 z高速訊號在意的就是時序上的控制 , 反映到 PCB上就是走線長度的控制.

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发表于 2012-4-29 20:11 | 只看该作者
procomm1722 发表于 2012-4-29 15:01 2 f9 Y! h. ?6 o# U7 K9 n( j2 N$ h
雖然是好幾天前的帖子, 不過看到有誤導的還是應該插一腳
" j9 |* X0 w3 O3 N, E) u四樓說的觀念並不很正確.
/ D0 K$ J, e' X) r3 j8 q( f是否需要等長? 要看電路 ...

7 ^) w. [! K; o9 n* B' L你说的也很有道理,所以一个好的工程师,就是能够在许多的平衡中找到一个最合适的设计方案。! y8 s* {& n8 R7 K5 |
等长固然是好,但是对于低速的ADDA完全没有这个必要,留着精力去做更严格的时序控制和完整性分析岂不更应该。
' d1 f. R* B7 D( V( Z  V3 [3 H3 V
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