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问一个CYCLONE III时钟输出驱动DA芯片的问题8 p3 h" _3 B% r" q/ R; l* O. U
/ n. G" u0 q; Q+ t( q% e( o4 U Q9 Q. l# V" [4 y$ w
# u0 ?+ N+ [" z% D L; p# l. v' V
想用CYCLONE III产生一个100Mhz的时钟信号给一款12BIT的DA芯片
* `9 \% b) R( h; ^$ V8 a3 @3 d) E8 M7 u
使用CYCLONE III内部的PLL CLK时钟专用管脚输出是否可以输出比较稳定频率的时钟？; O1 ~, a4 _" r5 Z' q( |, j
: r/ K0 C5 C( a+ j' K& k, l4 E
# X: c! K& q% H* A* P+ M( [: y, d# K t$ M* @
由于驱动DA芯片的接口包括时钟管脚、12位数据管脚于几个控制管脚5 a0 J# n" D2 N
9 Y; V% ? m% e3 l5 o* y
: b/ w9 |. [$ q* N: j. Q
s" Z3 M/ q0 E: H' r- n) h, a/ e这个方面之前没接触过，那位有经验的朋友可以说说大致如何做比较好？( D) j6 y: y& T6 Y% W- N
; Z* D5 W0 w& n z' Y
# P3 j6 o/ w4 ]9 ^. c0 R$ w) ^" t: [1 v* U
在使用PLL CLK专用时钟输出管脚是不是使用P级，有哪些注意事项么？( [. b m( e) u8 Y i
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发表于 2011-11-9 09:51
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