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本人刚刚开始学习FPGA，花了几天时间看了verilog语言，在练习仿真的时候发现一个问题。。。
9 d ^0 j! i& K, b2 o" i譬如：
1 q- K! {# r7 r% A9 a7 ?* F dmodule MyAnd(out,in1,in2);. [$ R5 G( F9 V5 G
output out;
* B6 D. t1 F* ~8 O* y, A input in1,in2;, g0 L) \6 j) R- I2 o
assign out=in1&in2;& a u# n- j4 T1 t& ?
endmodule7 f* x1 V7 v" C; E% Q: L# I
语句中没有设置时延，我在仿真的时候发现有10ns的延时。。。
# Y! L5 b' x" K: T
7 J$ H0 m8 a1 q5 p
但是我自己设置了时延8 o4 F: H6 r u3 C% i6 i
譬如：
( t5 e: k4 D4 ^0 f" R`timescale 1ns/1ns
, f5 N, A9 I1 `1 i- B9 z% Zmodule MyAnd(out,in1,in2);+ l5 j: `; C e+ H& W; Q
output out;1 b0 A$ B2 J1 O+ m6 s7 O) I
input in1,in2;% A1 I" ~! [8 G) @
assign #20 out=in1&in2;
3 k$ c$ w% o4 o; ~1 e& Aendmodule
( \8 k* `' i3 {0 j/ W( ?可结果还是跟上图一样，是不是不能设置延时呢，我就纳闷了，那verilog语言中的时延怎么用呢？: y! p: _6 |) {* R# \
求牛人指教，万分感谢！ |
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发表于 2011-10-15 20:33
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