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请教,orcad导入allegro出以下错误,是什么原因?

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发表于 2010-11-12 17:19 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 pansa 于 2010-11-16 14:25 编辑
- l9 ~! _) z' x8 J1 x& s( [5 F  c6 `' f. D8 }/ Y9 c" r$ u7 q2 V
请教,orcad导入allegro出以下错误,是什么原因?( o. k7 N+ M) K

6 |6 S5 ]* K# x3 S9 Q3 b; G4 i& O 原理图和PCB 库.rar (40.9 KB, 下载次数: 12)
+ g" F# |; Q" \$ W1 T) h( Kadence Design Systems, Inc. netrev 16.2 Fri Nov 12 17:08:39 2010
+ ~: G  x& x3 ?; r' p(C) Copyright 2002 Cadence Design Systems, Inc., z; o( Y# p1 L8 T5 v; v, u
------ Directives ------+ z0 V; q  `! l+ @: U1 r  h; d
WARNING(SPMHNI-194): Symbol 'FLASH_48' for device 'FLASH_2_FLASH_48_SST39WF800A' not found in PSMPATH or must be "dbdoctor"ed.
1 O. U$ [. e; t; A5 q. e, M------ Library Paths ------
! X) z; W' b5 Y0 Q0 a- OMODULEPATH =  .
0 k4 {/ v8 D1 d0 a% s% C% e6 K           d:/Cadence/SPB_16.2/share/local/pcb/modules ) T  Y' H9 o: B% y% a( o. G
PSMPATH =  .
* Q# [" @3 f4 Q# B           symbols
, O( M6 `6 z' c0 ]& Q3 E/ u           ..
, T; O" [: s: ~9 m* X# G# N* H           ../symbols - Q- N2 N! S# G6 ^$ H3 {
           d:/Cadence/SPB_16.2/share/local/pcb/symbols : ]$ z' Z/ g% U
           d:/Cadence/SPB_16.2/share/pcb/pcb_lib/symbols 0 v( n  {& q$ A" `4 Q2 P$ u9 M
           d:/Cadence/SPB_16.2/share/pcb/allegrolib/symbols
1 L1 T0 v, y6 S! p           D:\ , L' N4 g4 R7 v' ^6 Q
PADPATH =  .
$ ?% h! v) j6 `- E% I  Q           symbols $ T" e5 A" v8 Z
           ..
1 w- y, q8 c* S2 }           ../symbols
# [8 r# e+ Z1 O# @           D:/Cadence/SPB_16.2/share/local/pcb/padstacks
- ?' u! s5 `" \: _' L, c           D:/Cadence/SPB_16.2/share/pcb/pcb_lib/symbols - D& Q4 h" `" b; a" @! ^$ N3 N
           D:/Cadence/SPB_16.2/share/pcb/allegrolib/symbols
' w0 M, {- a: p- O0 v
" U6 t/ U6 F  \  @# E% j, n) w( m0 B------ Summary Statistics ------
0 y+ J/ X! v" R- O# U. l5 s& L. v
: c- G% \/ a' t; R, F#2   Run stopped because errors were detected1 K- _1 {6 T7 Q9 K& A
netrev run on Nov 12 17:08:39 2010
0 x! E9 G0 D7 k+ ^" t2 k. x$ F5 q   PACKAGING ON Sep 28 2008 21:55:155 Z. h; Z  ^! v  b, c; G
   COMPILE 'logic'0 i" Y( A% p7 Z7 \% F
   CHECK_PIN_NAMES OFF) q1 S+ G- w, b$ g5 R  y
   CROSS_REFERENCE OFF
  l# _8 v9 ~+ x# X, \   FEEDBACK OFF
$ q7 J7 f% E' V   INCREMENTAL OFF
+ r: n6 s  Q3 Z* a" u   INTERFACE_TYPE PHYSICAL
3 ?  O) W% r2 x+ V) a  X   MAX_ERRORS 500
6 T, t% o6 B, W' X% t+ T; Z   MERGE_MINIMUM 5* W# m, P6 H4 Q# q$ k! K
   NET_NAME_CHARS '#%&()*+-./:=>?@[]^_`|'
7 U% _6 x* Z# U$ J% O- Y   NET_NAME_LENGTH 24, q% g6 T- o6 ]4 K3 a+ t
   OVERSIGHTS ON( W$ O! R" s, j
   REPLACE_CHECK OFF
$ `2 H/ p5 T7 q* O  a: i1 t   SINGLE_NODE_NETS ON
7 j8 b3 a5 W, }7 F+ s2 {   SPLIT_MINIMUM 0
7 I4 G6 t. u7 L! ?5 f   SUPPRESS   20
* l5 m9 P7 n5 f/ B2 k   WARNINGS ON- t, z2 K. L5 @, k
  2 errors detected9 K' h+ ~9 y, _+ `0 t& J
No oversight detected; w2 p' E# o' f: @
  1 warnings detected7 n5 ]: x6 \% {7 w, ]# X2 B
cpu time      0:00:45+ i+ L- w& [* P! |, W- U. x$ Q0 n, W' Y
elapsed time  0:00:01- s  V# r2 j+ p; B# j+ G

( T5 u& }  ^' \+ j
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 楼主| 发表于 2010-11-13 14:46 | 只看该作者
有前辈解答吗?

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发表于 2010-11-13 17:02 | 只看该作者
你看不懂英文的错误提示吗?
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发表于 2010-11-13 20:02 | 只看该作者
封装引脚对不上

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 楼主| 发表于 2010-11-16 10:51 | 只看该作者
我知道是引脚信息不对,可是我检查了原理图,网络表有输出这些脚,而且PCB封装也有对应的这些脚位,名称也是对得上的,而且所有引脚焊盘都是一样的,就不知道为什么会出错?

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发表于 2010-11-16 11:06 | 只看该作者
应该是你原理图 封装有问题

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 楼主| 发表于 2010-11-16 11:08 | 只看该作者
可能会是什么问题呢?我检查了,就是不行

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 楼主| 发表于 2010-11-16 11:13 | 只看该作者
我想把文件传上来,怎么没法是上传?

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发表于 2010-11-16 11:17 | 只看该作者
就是封装有问题,有些pin缺少,对比原理图中的该器件和封装就能找到

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 楼主| 发表于 2010-11-16 11:21 | 只看该作者
我刚把原理图和PCB 封装上传了,请帮忙看下,就这个封装有问题,谢谢!

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 楼主| 发表于 2010-11-16 11:22 | 只看该作者
请帮忙看看

原理图和PCB 库.rar

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发表于 2010-11-16 11:29 | 只看该作者
只摆这个元件的话,我这里没问题啊
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发表于 2010-11-16 11:31 | 只看该作者
建议你检查一个library path设定,看看这个封装有没有放入path里,然后已有的path中有没有同名的封装,如果有的话,看看同名的封装是不是有问题
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 楼主| 发表于 2010-11-16 11:42 | 只看该作者
果然是library path设定问题,感谢leavic 兄的无私帮助,谢谢!

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发表于 2010-11-16 11:48 | 只看该作者
本帖最后由 leavic 于 2010-11-16 11:52 编辑
) _% R, D( O% X. X  K
% ?5 h  |2 Z9 q. w2 T$ @% u解决了就好
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