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请了解的通知推荐一款时钟延迟芯片,谢谢。

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发表于 2010-11-2 15:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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可以称作时钟延迟芯片吧,作用是恢复时钟的相位,使时钟输出与输入的相位相同,以保证同步。, S! q8 J6 l1 p
有这样的芯片吗?若有,您给我推荐一款吧。
4 g3 J' ?$ c9 ^5 H* @2 B0 p谢谢。' _8 }. e$ R! C' }+ V, X! p& v
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 楼主| 发表于 2010-11-2 15:33 | 只看该作者
不好意思,打错字了“同志”

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发表于 2010-11-2 20:15 | 只看该作者
你说的是零延迟时钟缓冲器吧?这类芯片TI,安森美,IDT比较多吧。

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 楼主| 发表于 2010-11-3 15:19 | 只看该作者
谢谢。
3 e+ O! A* j" b" I1 X6 J# Y; V- I2 _不是零延时,零延时的话,无法通过延时恢复相位。我的时钟拓扑结构是这样的,
4 J) X0 U7 h  S4 q  P3 n1 V4 [外部单端时钟输入与板载晶振时钟,经过芯片做二选一处理,然后输出,这个输出也是单端时钟(相位发生了改变),我想通过一个延时芯片,来恢复时钟相位,作为下一级电路的输入时钟,这样就可以保证两级时钟输入同步。9 Z/ N$ k; m% F

# ]! D0 M1 K2 C, n" ^如果是零延迟缓冲器,无法恢复相位,还是不能保持同步。对吧?

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发表于 2010-11-8 19:48 | 只看该作者
用硬线直接连的开关芯片而不是经过电路的就不会产生相位的改变,例如 ti ,安森半导体就有很多;
  H  ~) F; E# l6 K* a. s4 XFPGA芯片内部有DCM电路可以调整时钟相位

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 楼主| 发表于 2010-11-9 09:19 | 只看该作者
谢谢。

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7#
发表于 2010-11-9 21:54 | 只看该作者
我想了想,零延迟缓冲器应该是能满足你的要求的,这类芯片有很多带有时钟选择功能的。

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8#
发表于 2010-11-9 22:16 | 只看该作者
这个不能叫做0延迟的概念,是PLL锁相的概念。$ _) C  Z! A2 `' c8 |
# \  T% u6 o  T/ o  f
如果不想用商业芯片,可以用比较器+D触发器来设计,你去看看数字电路中PLL是如何设计的就知道。$ w& o7 j3 n; ^( i: D

8 M9 h" Q2 b* @! M/ i9 l  _如果是做产品,这个锁相的精度,锁定的时间,环路的稳定度,保持的精度都是你要考虑的。

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 楼主| 发表于 2010-11-11 14:28 | 只看该作者
楼上说的很对。" D( V' [& |$ g6 o2 |# G
的确不是0延迟的概念,如果是0延迟的话,时钟的相位如果恢复。/ l, I+ `" H- n8 s; V
我正是想通过延迟时钟,来恢复出相位。- \9 h+ O; H$ d( r
我已初步确定使用安森美的芯片,可没有找到恰当的,您了解的话能给我推荐一款这样的芯片吗?
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