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<新手提问>请问如何在Cadence的Design Entry HDL中画总线?

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发表于 2008-4-17 10:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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遇到一个问题,就是在Cadence的Design Entry HDL中画总线。我画的是一个层次结构,最外层HSRAM,有一根8位的输入,因此我在Block的input pin命名RA<7:0>,在和RA<7:0>相连的线命名RA<7:0>。然后进入到下一层,在该层中,inport pin我仍然是命名RA<7:0>,连线同样也是RA<7:0>。但是当我将具体器件上的八根引脚连到总线上时,出问题了,此时虽然我把那八根引脚的连线分别命名为RA<7>-RA<0>(用的是Bus name的方式)。但是这八根线的Signal Name并非RA<7>-RA<0>,有的是RA<7>,有的是RA<7:0>,很乱。不知道这样的问题大家有没有碰到过?或者说我这样命名方式是否正确?谢谢!

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发表于 2008-4-17 11:26 | 只看该作者
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发表于 2008-5-4 01:24 | 只看该作者
我也有遇到啊 !# M5 {* ]' A: i# P% v$ X

- i; e; c* I, h5 H但是用bus top+bus top values可以解决那个问题
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