Verilog语法高手请进。。。关于例化的一个问题。谢谢了！

text108 · 发表于 2010-3-4 09:15

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一下是对一个模块的例化：
m1 #(`UART_FIFO_REC_WIDTH) m1_inst(
.clk( clk ),
..........
);

该模块中定义的第一个参数是 parameter fifo_width = `UART_FIFO_WIDTH;

在另一个专门的文件里定义了：
`define UART_FIFO_WIDTH 8
`define UART_FIFO_REC_WIDTH 11

一开始我以为#(`UART_FIFO_REC_WIDTH)的意思是延时那么多，方便仿真。。。后来觉得不对，不是延时，因为又不是在做赋值。。。

编译后看RTL图发现，该模块UART_FIFO_WIDTH的值全部替换成了UART_FIFO_REC_WIDTH的值，到这里我大概明白这里的用意了。觉得很奇怪，以前从没遇到过。。。