关于DDR2信号完整性的一些问题~请大家指教

zhh2045 · 发表于 2009-10-26 19:09

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本帖最后由 zhh2045 于 2009-10-26 19:16 编辑

本人是SI新手，请大家帮帮忙。

1、DQS和DQ信号通过静态时序分析计算出来的margin 大于200ps，应该说可允许的走线偏差很大。但一般的布线规范都推荐小于200mil甚至小于50mil的走线偏差。如果静态时序分析不能用于指导实践，那计算它的意义在哪里？

2、类似于DDR2这样的源同步时序系统，对走线长度到底有没有约束？我个人认为源同步时序只对走线等长有要求，但部分论文中也出现了使用静态时序分析得出对走线总长度的约束。这是作者本人的理解错误，还是确实有关系？

3、采用freescale的MPC8548作为输出，在仿真时得到的波形，转折点非常尖锐，整个波形呈梯形。而我查阅其他论文中提供的相关波形，转折处均较非常平滑，波形近似正弦波。这到底是仿真设置的问题，还是厂家提供的IBIS模型的问题？

mening · 发表于 2009-11-3 18:45

我一般是按照+-25mil的误差走的。

独树易帜 · 发表于 2009-11-7 10:57

对于楼主提出的第一个问题，我认为静态时序计算出来的裕量都是在理想情况下的，没有考虑到串扰，占空比等因数的影响，所以在静态时序计算的空间上应该有所折扣，但是考虑到折扣后有时也有很大的空间，而实际走线还是比较严，我认为是部分硬件工程师对于时序心里没底，肯定是按最严的来设计。
对于第二个问题，我个人是认为CLK和DQS没有时序要求的，对于限制总长倒是还比较认同，不知道楼主是在那里看到限制总长这篇文章的，能否分享下，我的邮箱：antenna@msn.cn
第三个问题，往往IBIS模型是有很多驱动设置的，你要看下你们设置的buffbufferer是不是一样，这样再做对比才比较合适。

fancy520 · 发表于 2009-11-9 22:54

我觉得时序窗口越大越好，所以再能方便布线的前提下，DQ和DQS的skew约束越紧越好

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