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本帖最后由 hdjun 于 2009-8-12 00:10 编辑
: k0 f1 m$ _4 g- P6 E) R) w `4 i4 s: J9 ]2 H9 O
最近画板子，发现一个很奇怪的问题：allegro 在处理via 打在 pin 上的（如PCB背面滤波电容的pin)而没有用cline 将pin和via连接的情况下，是否会报Unconnect net 错误。我一直的理解都是一定会报Unconnect net 错误的。同样的板子我之前就做过一次unconnet pin检查，并将所有pin 和via 等没连接到pin 中心或者via 中心的cline 都删除重新连接过了，也就一直没有再报unconnet net 错误。最近要投版了，发现仍然有很多via 打在pin 上的 没有用cline 连接的pin 。反而这时候不报unconnet net 错了，甚至将一些有cline 连接via-pin 的地方的cline 删除（当然这些via和pin是接触的），也没有飞线出现。好奇怪啊。这是ALLEGRO 的bug 吗？？？？还是哪里有设置呢。更为奇怪的是，更新padstack后就有unconnet net了。。。奇怪。。。。" I5 R+ V4 B7 z0 i
- l+ P/ {' O4 t% N; v4 U! d/ L0 P7 K0 I9 g2 n, W. w. ^
LISTING: 1 element(s)" c' l( @, \! l% \6 l6 J, i
< DRC ERROR >
6 }5 s- {! Z7 y+ k+ e% W- o" E Class: DRC ERROR CLASS# R4 u2 o* N' c: @ g! v
Subclass: BOTTOM
& L4 s: J1 C2 ~/ ? Origin xy: (185.00 6666.93)
- S, w: X" S. ` U0 z" x$ E$ I Constraint: Soldermask to Shape Spacing
% \9 b# W4 K4 t' o+ L Constraint Set: NONE
& I) V' q( E1 U4 }) a Constraint Type: LAYOUT. R& i4 [5 W6 a5 t" M
Constraint value: 0 MIL
1 V o4 q. b5 c- ] J* ~ Actual value: -135 MIL
: _/ C m4 Q" c+ h$ m' } - - - - - - - - - - - - - - - - - - - -7 P6 L0 E: w& J0 t1 n; L- g$ t, V
Element type: SHAPE1 L/ }. v4 \) s, S( W" x
Class: ETCH
( ]1 |8 u" r2 {8 X$ i* T* [7 h Subclass: BOTTOM
9 O I( u& ~2 p9 q" l1 L' P, | Part of Net Name: N00850
; P2 j2 E( Q, O/ [8 ^ - - - - - - - - - - - - - - - - - - - -4 M" Y) o1 w% @, s7 F
Element type: SYMBOL PIN/ ~/ D! N1 R d
Class: PIN
5 s$ [# [- k4 u# j L9 t PIN: J6.1, W4 n+ V9 Y+ Y5 k! S1 r4 b
pinuse: UNSPEC
" M9 E% I" [" O* E$ ?( n" z7 Y location-xy: (250.00 6666.93) 6 ^8 l# f* E; K* ]; F- ~% \
part of net name: -12V
1 Z0 n& V, l: B# o- H - - - - - - - - - - - - - - - - - - - - |
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发表于 2009-8-11 23:55
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