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从网上找了一些解释，感觉不错，先看着：+ ? A/ R( w' g! \" {
DDR的总线一般分为3组，数据组、地址/控制组、时钟组7 _& V1 h2 M# {: A( C) ~2 A
0 y3 y0 T" Q& U3 u2 R
其中，数据组由DQ数据线，DM数据屏蔽线，DQS锁存线组成，他们之间有共同的等长关系
2 Q7 W, @: N- l% b6 ?( @0 g" A* [% A/ t: Y/ J" |4 ~: g* \( n, ?" k
地址/控制组由地址和控制线组成，他们之间又是有共同的等长关系
7 d8 C2 S% k- y* K1 i2 F) W" ~
; f7 _) D8 O& ~+ X. Z& |9 U8 q: h为什么两组线与时钟的等长关系不同？因为速率不同7 }5 z! Q k$ H- Q& D' U+ z( ?; e
' z, R& N2 r) o$ ~
目前DDR的时钟基本上是采用源同步差分时钟。
& l8 `" I" ]5 Z3 Y8 {$ q3 Y0 `5 ~; Y9 Y2 g& e; @
数据线在时钟的上升和下降源都采样数据
5 n# A- X8 k6 f3 w" W, F6 m8 t
% G+ v2 L" S- g3 h6 X+ |3 @地址/控制线仅在时钟的上升沿采样速据: T" C" a0 _8 E L' k
; Y, J* Z. p, \数据的速率是同等时钟SDRAM的两倍，因此叫DDR，而地址的速率没有增加。数据比时钟的时序更紧张，因此等长关系会更严格。 |
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发表于 2008-1-29 15:12
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楼主
非常感谢楼主了，只是仿真我不会做啊！ 
但还是有收获的！
发表于 2008-1-31 11:30
