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问:海思HI3520D这块两层的demo板DDR3未做等长照样跑,如解?

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发表于 2017-2-28 22:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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我在学习DDR3布线时,一个十分突出的要求就是,走线要等长处理,保证时序。(当然还有很多其他要求,这里不一一说。)然而,我看了这块海思HI3520D的这块两层DEMO板,数据线的最长走线差不多是最短走线的两倍,地址线最长走线也可达到最短走线的两倍。相差太大,根本未做等长嘛!问题是人家跑得起来丫,这不科学!!!4 f8 C8 F- R0 K# \
再来吐槽下阻抗控制,这个共面阻抗控制跟那种很多层叠的阻抗控制方式,效果有什么不同么?(总有点不放心的感觉^_^)+ a& I: u3 b; {! r
另外,这个样子控制阻抗,貌似不怎么用当心串扰问题了噢?旁边包着地呃!3 i8 P. s8 a2 ~; J2 J: m
& ^& x+ _7 p  q
求指导,求分析!!!* k: M$ A/ S8 g8 p- a7 \

HI3520DDMEB.jpg (933.74 KB, 下载次数: 12)

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发表于 2017-3-1 13:36 | 只看该作者
还在的3520D阻抗是参考表层处理   所以每个线边上都有个地线,3520D对DDR3在IC设计的时候就考虑了DDR的走线,所以3520D在DDR走线部分非常的顺  没有交叉  3520D的DDR走线没有太多的参考价值  IC内部做了等长处理,这个用于DVR的产品   为了成本考虑   做两层板  

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这个的确。3520D的DDR管脚在芯片设计时做好了考虑,布线方便。 只是你说的这个“在IC内部做了等长处理“是什么意思啊?  详情 回复 发表于 2017-3-1 15:18

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 楼主| 发表于 2017-3-1 15:18 | 只看该作者
cz0924 发表于 2017-3-1 13:36
! @  Q5 H& G* d2 u# k% X$ m还在的3520D阻抗是参考表层处理   所以每个线边上都有个地线,3520D对DDR3在IC设计的时候就考虑了DDR的走线 ...
4 \  y& H& X, z3 @
这个的确。3520D的DDR管脚在芯片设计时做好了考虑,布线方便。* N3 p$ r; P& A5 j4 \) ~' R' v; F. d
只是你说的这个“在IC内部做了等长处理“是什么意思啊?
( a8 Q  c( `( z4 h4 W$ Q/ D% ^

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 楼主| 发表于 2017-3-2 12:40 | 只看该作者
张湘岳 发表于 2017-3-1 17:34" E# D/ [" ^) V
这个不是共面地吧,有的线两边都是地,有的只有一边有.

3 i2 `/ z1 W# s1 v& y这个不知道了。, o, J3 u- ]8 s% t, Z5 a" X( A
在HI3520D的硬件设计用户指南里面有提到,有单端信号两边包地的阻抗控制,有单端信号单边包地的阻抗控制,还有单端信号两边走信号线的阻抗控制。没搞清楚是怎么做到的。
" X1 b: t  p: w

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 楼主| 发表于 2017-2-28 22:55 | 只看该作者
我干脆把DEMO板的PCB也传上来吧!
% ]% r0 F, @3 s4 x$ a9 p

HI3520DDMEB_VER_B.rar

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发表于 2017-3-1 00:36 | 只看该作者
记的以前看过一个资料,DDR3控制器在发地址地址和数据之前,会自动先发一个测试信号,把延时记录下来,然后再进行通讯,这样信号线就不太用考虑等长了,因为DDR控制器已经通过延时给你处理了
alooha 该用户已被删除
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发表于 2017-3-1 08:47 | 只看该作者
提示: 作者被禁止或删除 内容自动屏蔽

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发表于 2017-3-1 09:59 | 只看该作者
强烈关注这个问题。

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发表于 2017-3-1 15:53 | 只看该作者
海思的东西不要作参考,他家的芯片在pcb上做等长要考虑芯片内部的长度

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是的哩。封装那么大。芯片内部的DDR引线都不知道有多长。  详情 回复 发表于 2017-3-2 12:35

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发表于 2017-3-1 16:08 | 只看该作者
具体看一下差多少
) m! K3 J1 e) U8 V4 D- e等长有一个范围的

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发表于 2017-3-1 17:34 | 只看该作者
这个不是共面地吧,有的线两边都是地,有的只有一边有.

点评

这个不知道了。 在HI3520D的硬件设计用户指南里面有提到,有单端信号两边包地的阻抗控制,有单端信号单边包地的阻抗控制,还有单端信号两边走信号线的阻抗控制。没搞清楚是怎么做到的。  详情 回复 发表于 2017-3-2 12:40
平常心。

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 楼主| 发表于 2017-3-2 12:35 | 只看该作者
huo_xing 发表于 2017-3-1 15:53; P( h5 y7 J( K; h# ]& K5 a
海思的东西不要作参考,他家的芯片在pcb上做等长要考虑芯片内部的长度

: ~8 c4 }- x6 F5 m/ y, Y: ^1 a是的哩。封装那么大。芯片内部的DDR引线都不知道有多长。

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海思的ddr如果要自己布线,最好问下fae线长问题,或者你们软件比较牛,可以调时序  详情 回复 发表于 2017-3-3 23:41

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发表于 2017-3-3 19:41 | 只看该作者
嘻嘻,我知道,海思的芯片一般DDR做好之后呢,不能动任何一根线,等长不要硬件处理,软件会在时序上调整。曾经我司出现过一次海思案例就是改板的时候,动了海思芯片DDR部分的某几根线,导致DDR跑步起来。软件对应的已经补偿时序了,改板layout的时候不用你再绕它

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发表于 2017-3-3 19:47 | 只看该作者
省成本啊,在阻抗控制要求不严的情况下,是可以这么做的,只要芯片能跑起来,就行!海思是国内华为的芯片,所以它可以提供技术支持,在软件上去调时序比硬件方便多了,当然这样改板需要注意不能动DDR部分的任何线

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是啊,画 板的时候直接用Demo板改过来的,DDR部分直接用Demo板的,一点没动,不过有些地方做起来挺麻烦的。  详情 回复 发表于 2017-3-3 20:54

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 楼主| 发表于 2017-3-3 20:54 | 只看该作者
风凌天下 发表于 2017-3-3 19:47
0 q9 W( Y% ~! e: p2 I+ _, \- E省成本啊,在阻抗控制要求不严的情况下,是可以这么做的,只要芯片能跑起来,就行!海思是国内华为的芯片, ...
# e! k0 Y; Z* u! s
是啊,画 板的时候直接用Demo板改过来的,DDR部分直接用Demo板的,一点没动,不过有些地方做起来挺麻烦的。/ g) d/ n* r& u% V/ U
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