技术干货 | 了解DDR5技术之前你需要知道什么是AMI与IBIS

Cadence_CPG_Mkt · 发表于 2018-7-5 09:29

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本帖最后由 Cadence_CPG_Mkt 于 2018-7-5 09:29 编辑

你听说过IBIS和AMI吗？如果我们在法国，那么IBIS是一家酒店的名字，AMI则是我对你的称呼——朋友。

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但是如果我们在谈论SerDes设计领域，那么IBIS和AMI就是对SerDes通道进行建模的方式，可以在保证设计性能的前提下，确保信号成功地在不同芯片之间进行传输。

然而当下，我们的行业正面临着巨大的变化，IBIS和AMI的含义需要被更多设计领域的人了解。DFE均衡（判决反馈均衡）即将被规定包含在DDR5标准之内，这将需要运用IBIS + AMI进行建模，从而设计出诸如新一代DIMM、能够承载DDR5 DRAM的系统。

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IBIS

IBIS代表I / O缓冲器信息规范，创建于20世纪90年代初。那时，信号完整性问题刚刚开始受到关注，Quad Design公司制作了第一个成功商业化的信号完整性工具，包含专有模型和元器件库。 1993年，Intel公司决定摒弃大量专有元器件库的方式，邀请包括Cadence在内的其它公司进行合作，共同制定通用标准。当时，Intel正尝试为全新PCI标准制定驱动程序要求。此次合作结果为业内奠定了最初标准——IBIS 1.1。该标准涵盖了上拉和下拉晶体管及其转换时间、钳位二极管（用于压制反射）以及封装引脚模型（包括电感、电阻和电容）；无论有没有驱动晶体管，输入模型也将是相同的。IBIS 2.1版本在1994年成为ANSI / EIA标准，自此之后便进一步发展着。

均衡

上图描述的即是均衡问题。理想化的输入比特流是一个完美的方波。由于通道在不同频率存在不同程度的衰减，到达接收器的信号则会非常失真。因此，输入信号里的时钟和数据就必须被重新恢复。

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多种形式的均衡皆可用于应对通道中的信号损失。在信号发送端，预加重或去加重可以补偿通道损失。例如，预加重通常会增强信号的高频分量以弥补通道将会减弱大部分信号的事实。通道本身由封装引脚和电路板走线组成，因而无法对其进行任何主动改变，而被动效应则需要建模。

在信号接收端，自动增益控制（AGC）首先将输入信号提高到足以检测到的强度，连续时间线性均衡（CLTE）再对符号间的干扰（在相邻两位数据之间）进行消除。而真正智能的技术（以及大部分区域和电源）则在于时钟数据恢复（CDR），CDR从输入的模拟信号中重新生成时钟；以及判决反馈均衡（DFE），DFE使用FIR滤波器，并自适应调整抽头系数。这一技术方法需要良好稳定的信号，因此AGC和CTLE被放置在接收器的前端。

如上所示的眼图，横坐标为时间，纵坐标为信号电压。绿色高斯函数表示CDR导出时钟转换的位置，红色高斯函数则表示1电压和0电压的分布状况（二者单独分布）。

只要重新恢复的时钟的中点接近眼睛的中心，并且DFE使两个红色峰值保持分离又紧密相连的状态——这意味着它能够正确辨别出电压值1和0之间的b0，图示中间的眼睛就会打开。显然，如果时钟恢复漂移得太远，或者0和1电压过于接近——即使只是偶尔才会出现如此状况——比特误码则会产生，而眼睛也将关闭（当数百万信号重叠时）。

AMI

AMI，算法建模接口，是为实现更好地通道建模而在2007年对IBIS进行的扩展。Cadence在推动AMI标准化流程方面处于领先地位。 AMI中的“算法”是指它是可执行代码（可以用任何语言编写，C语言最为典型），并与传统的IBIS电路级模型共同工作。通过使用编译代码，而不是像IBIS这样的文本文件，AMI允许用户更深入地访问片上技术而无须担心泄露任何“秘密资料”。由于通常发射端与接收端制造商并不相同，AMI可实现即插即用仿真。

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不同于并行链路，高速串行链路不需要大量引脚并成为了数据进出芯片和存储器的主要方式。然而，它却需要大量的数据流量被进行仿真，这就是AMI所要解决的问题。而大量数据流量需要被仿真的原因有三：

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1. 确保链路可靠地工作需要创建眼图（如下图所示）。为了保证眼图睁眼则需要仿真大量数据，一方面确保信号总是远低于或高于眼睛，另一方面确保重新生成的时钟精准到足以使中点位于眼睛的中心。

2. 串行链路的主要特点是误码率（BER），其在10-12或10-16的情况下可为1。使用SPICE也许可以仿真几百位数据，但通常而言要获得精确估计的BER则需要仿真一百万位数据。

3. 数千兆位SerDes使用自适应均衡，而不是“一劳永逸”的初次设置事后不管的均衡方式。在均衡稳定和锁定之前需要大量的数据流量，而这一切发生在传输任何实际流量开始之前。自适应均衡在每千位数据左右进行一次调整：使时钟再生从而保持眼睛居中，同时尽量将峰值分布在通过接收端的0和1上以使它们保持良好分离（并尽量保持较窄的分布距离，以避免信号有时会使眼睛缩小的情况）。

十年以来，数据速率已从2.5 Gbps提高到25 Gbps，并且将很快提高到120 Gbps。随着未来的设计水平不断提高，400 Gbps甚至1 Tbps（1000Gbps）的数据速率指日可待。信号编码已经从单眼发展到多眼PAM4，这就对设计精度提出了更高的要求。

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基本要求是需要用非常快速和精确的均衡模型来仿真非常大的比特流。 AMI可以完全满足此项要求。

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串行链路的信号完整性分析由三个阶段组成：首先表征通道，然后执行大比特流通道仿真，最后对输出进行后处理以检查睁眼情况和BER值。