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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑
) _% @# M1 {9 v* T( L! T8 E$ S
2 T5 W; ]- V! P% b7 c9 B▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。3 d- z2 l$ @! J9 r" [, {3 @
" P7 N+ x) Z4 w' ?
8 q# b z$ M2 w7 |Common Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。 " A/ H y5 s) R
分析模型管理器 $ b: U7 Y$ Y6 P! v1 F5 s& h: k3 O
AMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
: ~' i! N2 ~) a
8 }( `% K, J2 s 新的Tcl命令. m" K7 V0 Q% c
添加了用于搜索、删除库、查询和模型分配的新Tcl命令。 6 ^& ?& Z# a% A! t
转换器增强 本节介绍如下转换器增强功能。 ( H- {% k8 R5 V& j
通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material). ) L! _- Q5 P W2 E
新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
6 B' k- A+ e% k- i3 b4 O( f, NPowerTree PowerTree在该版本中进行了以下更新。: t) E' j4 w4 ~+ {- w0 C6 l/ [) [
+ T6 X4 S( L) T% g6 l/ A3 K7 f基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。( N x, [0 [, p; J1 e7 o7 V
a. ]' N s+ d- y6 o1 \0 f8 s
5 w h% }3 N6 D" B% i( V 从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。
* n$ {+ y. A2 p 注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加 8 n, N; n$ T' J+ T$ R+ Y5 _0 c, C' d2 G
支持器件级别连通器件和VRM/Sink属性
* L4 j" Q# g+ ` 在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
4 b) N& @: i1 B# @
, W6 J( [' v8 g7 D# q
有相同模型的不同器件可能有：4 n- {) A! I# T5 e5 p; m4 f
不同连通信息 不同属性（如VRM电压、sink电流）
+ ?/ K, |0 k M+ [; b6 o
1 q- B: a& ], H4 B+ LPowerTree的导入/导出设置和选项% {# `! C$ Q$ }
该版本中，PowerTree中新增了以下新选项：
8 y8 {8 Q6 N1 i1 f* T - 起始器件的导入和导出选项（.csv文件）
7 x, {$ Y* d1 u( d6 z6 U1 v1 I7 q
; l0 Y1 D: x/ H& Y
在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。
# T2 i6 [. D; f% v7 i3 ?' u
, g4 B- x% B. P6 @7 w2 L: z
8 P2 I* K; U( ^5 S, ]& A1 O' g3 ^0 ?; {$ |8 t$ H
注意：运行仿真需要OptimizePI的license。 - [5 J; p' j0 b/ ?: ?1 R
PowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。5 {# N4 V: @5 X
- o* [# ^# M& |7 g: M" p2 h% l( b
K- i" o" R1 z6 E
PowerTree的TCL支持
5 j) Z- ]0 d I 在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。 T5 L3 Z- F8 }5 a" F1 S, c0 Y
; y9 o9 ~ k$ t) S; A: R1 t3 C- v8 P生成HTML报告8 _' Y4 H) ^5 A! t! W- r- e4 O- S/ U
从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。' G7 v* D! \/ j# ?; `' U
3 b0 q* V9 I2 E' h9 E M4 h2 T
' S! l+ E9 J/ h a3 d# H' C1 q: q
* ~: _$ F3 R. j& S# l5 Y8 I: K
$ z3 p& M6 Y1 J6 j- C9 y其它的可用性改进
) |" U( }) z2 L 在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：
* {( b+ D A& W* x- k& { 折叠分支的符号更大
* s, x: V! N8 Z/ F
7 i& m2 G& z5 \) P
. y s1 L8 ~7 M: q" v
& m: y$ A! _% P' f9 F* V
新的缩放区域图标
" n/ D0 w; d0 X3 d
! B; ~6 k( E: E( T4 v& j
# U6 x5 k4 w: d; b 对去耦电容块的数据提示改进 . F9 d7 P" I6 ^7 D# Y+ {
1 a" {" a6 e# z" w1 A8 k k% E! I5 X' ?
走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。 ; e7 _- U! v4 F! C
Trace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。( }1 i8 i2 c4 B/ b! J
" j* N8 X1 ~# R: j/ \2 S6 o对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
: a8 M- z' S6 N9 e6 r: W( O6 b$ ~; W9 u. A/ ]0 q
随着走线宽度的变化，layout中会显示阻抗变化。
$ H+ y6 q! D# _; y1 k& D( u基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。' Q: c: \% y5 D
, j( S3 X, O; {' G3 f9 m0 q: M* D, ~! n Q: n- Z' ?- G, ]
/ u+ h$ k* U1 p5 j * N; {, Q; D+ {) z; l$ z" E2 N: z
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发表于 2018-4-9 10:03
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