白皮书 | 使用基于团队协作的方法来进行PCB电源完整性分析以达到更好的效果

Cadence_CPG_Mkt · 发表于 2018-1-4 10:53

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本帖最后由 Cadence_CPG_Mkt 于 2018-1-4 11:03 编辑

▍保证PCB的电源完整性需要设计团队成员的共同贡献。以往，这样的工作会使得后端专家在前端设计耗费非常多的时间。本文检验了一个团队合作的方法，使得在设计过程中可以更高效利用资源、在关键设计点提供更大的影响。

介绍

俗话说：“众人拾柴火焰高。”同样地，多个设计团队的成员从设计的初始概念阶段到其成为成熟的产品都在协力保证PCB电源完整性(PI)。在前端，电子设计工程师负责原理图。后端，版图设计工程师处理物理实现。一个团队能保证PCB PI的最快速度取决于团队效率。

本文中，我们看一下现今流行的PCB PI分析方法。并且我们引入基于团队协作的PCB PI方法，该方法的优势体现在资源利用和分析结果这两方面。

常用的电源完整性分析方法

PCB PI分为两方面：DC和AC。DC 直流分析保证所有安装在PCB上的有源器件获得合适的DC电压（常用直流压降分析）。这有助于保证满足平面金属电流密度及过孔总电流的约束条件，并满足金属和基板材料的温度约束。AC交流电源分析关注已安装器件的AC电流的分配，从而支持它们的转换速率，同时满足电源分配网络(PDN)中瞬态噪声电压的约束条件。PDN噪声容限（来自于额定电压的变化）是DC 直流压降和AC噪声的总和。

DC 直流分析由每个已安装器件的金属电阻和PDN电流支配。多年来，工程师们一直使用电阻网络模型来做DC 直流分析的近似分析。如今，计算机速度更快，拥有更大的可访问存储器，DC 直流分析行业也将会出现物理设计驱动的更详细的数值分析技术应用。少用近似，精度会更高，全局设计分析的自动化和后处理结果将更流行。事实上，PCB设计的DC 直流分析已成为很多OEM的“验收”要求。图1（左）为电流密度的典型结果。

因为金属电导率取决于温度，所以DC 直流压降是非线性分析。根据高功率设计的案例分析，考虑到温度影响时，直流压降结果会浮动超过20%。然而，有一个方法可以精确描述PCB 直流压降，同时保证PDN噪声容限不被浪费。DC分析工具可以进行电/热协同仿真，在环境温度下进行线性电气分析，提取产生的功率损耗、并应用于线性热分析。然后，在考虑依赖本地温度的电导率的情况下，再次进行线性电气分析。这一过程仅合并了一些迭代，就可以产生预期的结果。图1描述了该解决方案，这是在Cadence Sigrity™ PowerDC™ DC分析工具中实现的。

图1：由DC电源分配产生的PCB设计的电流密度（左）和温度分布（右），两个线性解决方案迭代连接来进行非线性电-热分析. g8 k+ x8 S7 J

AC 交流电源分析由稳压器模块、回路电感、去耦电容(decaps)以及平面电容控制。由于存在平面共振、板间耦合、共享参考平面，AC 交流电源分析的影响在本质上是全局的。因此这需要全局分析以及更多的资源密集分析算法。结合电路理论及电磁(EM)分析是最常用的PCB 交流电源分析方法。这类分析方法可用于频域提取S参数，可使用Cadence Sigrity PowerSI频域电气分析解决方案。这一方法也可用于时域直接生成瞬态波形，可使用Cadence Sigrity SPEED2000™时域分析解决方案。通过使用合适的工具，工程师可用更低容量的内存，在几十分钟之内精确描述PDN行为，甚至是对于最大最复杂的PCB，可覆盖从直流到数千兆赫兹级。

瞬态PI分析可能看起来比较吸引人，因为它可直接产生噪声波形。然而，事实上，频域阻抗分析用的更多。对“目标阻抗”的描述体现在PI约束条件中。更低的阻抗对应更低的瞬态噪声。若没有直接的供应商描述，合理的目标阻抗可基于器件的电压纹波和AC开关电流参数来评估。图2为频域和时域结果的对比。在该比对中，使用Cadence Sigrity OptimizePI™工具评估，在DIMM模块设计中替换一些去耦电容，大大减少了800MHz附近的阻抗峰值。这一解决方案减少了峰值间的PDN噪声，优化了12%的电源噪声，减少了21%的去耦电容的器件和制造成本。

图2：在实现去耦电容优化前后DIMM的阻抗描述及瞬态PDN噪声

运用基于团队协作的方法进行电源完整性分析

以往，在前仿真中，PI专家会进行预布局的去耦电容选择以及初步的压降分析。但这对于后端设计工程师来说，会在前端设计花费大量的时间。通过运用更加协同的方法，设计团队可以更好地利用资源和人力，并产生更有效的结果。一个团队可以设立简单的分析方法来产生有效的结果，这些结果可被PI团队的其他成员执行。这个PCB PI团队在理想情况下有三个关键成员：原理设计工程师、物理设计工程师和PI分析专家，如图3所示。

图3：PCB PI设计团队的分工及职责

目前市场上Cadence Allegro Sigrity PI工具，可支持基于团队协作的PCB PI分析。Cadence Allegro Sigrity PI解决方案是行业中第一个从前端到后端、基于约束条件的针对PCB和IC封装设计的PI分析方法。这个工具在某种程度上与其他解决方案不同，它可以运用现有的分析算法，并知道如何运用分析结果。除此之外，这个工具还可为非分析任务提供针对PI分析的基础支持。因此，设计工程师和版图工程师可以提前更高效进行PCB PI分析。在前文描述的DC和AC 电源分析也可用于相关的电源完整性验证和优化选择中。

今天的PDN复杂度意味着它经常跨越原理图的大量页面，包含更多的电源网络。因此，很多设计团队痛苦地生成PDN或其他格式的部分PDN，比如电子表格，从而利于在视觉上直观解读PDN，来保证包含所有未命名的或者随意命名的电源网络，比如那些连接滤波器的电路，都包含在任何基于物理设计的仿真中。尽管这些方法在视觉领域有优势，但更花费时间，有数据再利用的局限，或者说难以真正帮助仿真的设置。

图4 展示了使用Cadence Allegro PowerTree™生成的PDN拓扑结构。设计团队中的任何工程师都可使用这个功能，解读原理图中的网表信息。作为Allegro Sigrity PI整体，PowerTree技术比PDN中简单的视觉验证任务做得更好。

图4：使用PowerTree工具生成的PDN拓扑结构

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用PowerTree工具生成电源网络树非常便捷，相对于手动可视化的方法可大大节省时间和精力。此外，可以加载一个以前的电源树与当前的电源树进行比较，通过图形化显示的区别来跟踪原理图变化。更进一步，元件数据可手动输入或者通过分析模型管理(AMM)一次性分配自动生成，所有电源网络树的数据可根据需求被重复利用。通过对器件参数做PowerTree仿真是验证PDN的另一种方法，可在布局、布线前做早期电源评估。这个阶段的仿真可在用传统基于物理设计的PI分析方法发现问题之前, 通过器件选择或模型更好地识别出潜在的问题。后续在Sigrity PowerDC工具或者Sigrity OptimizePI工具中通过使用完整的电源网络树，可节省设计周期时间。如此应用PowerTree的功能可有效地自动化所有所需的PDN仿真设置，并允许进行自动化分析。

PCB原理设计工程师负责的是前端任务。他们必须生成最初的材料清单(BoM)来进行成本可行性研究，通过生成电路原理图来保证电气设计工程师的意图。对于DC直流分析，PCB原理设计工程师通常独立工作，不太考虑PI的问题。然而，对于AC交流电源分析，PCB原理设计工程师必须增加去耦电容，把他们包含在BoM和原理图中。一些器件供应商提供去耦电容选择（型号、数量）的数据表指导，但很多不提供。即使有数据表指导，PCB原理设计工程师设置并说明每个器件的参数也是很费时间的，比如所有的特殊器件，要保证它们在原理图位于合理的位置等等。没有机制可以指导物理布局，传达给后端应用。

使用基于约束条件的设计方法，工程师可通过统一的接口来获取设计信息，自动化从前端到后端流程中的很多任务。我们已增加PI[电气]约束集(PICSets)功能，来保存所有元件的PI信息。设计工程师通过PICSets可以快速并完整地为所有已安装的元件定义PI设计意图。PI CSets也可自动进行BoM中元件和包含内容的实例化。

图5为Allegro Sigrity PI中的一个PI CSet例子。PI CSet包含每个电源网络的信息，包括去耦电容元件名称、每种元件的数量、包装类型和物理布局指导。

图5：约束管理器中的PI约束条件集内容

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PI CSet可由工具中的电源可行性编辑器自动创建，其可提供一个机制来输入数据表进行去耦电容选择以及物理布局指导。图6展示了工具中的电源可行性编辑器。除了布局指导，PI CSet可向布局设计工程师传达与去耦电容有关的元件和电源网络信息，帮助设计工程师进行更可靠的布局。

图6：电源可行性编辑器中的单点分析结果

电源可行性编辑器还可为去耦电容的选择和布局提供近似及详细的预布局分析。如果器件供应商不提供目标阻抗参数的话，我们可自己生成并用来描述目标阻抗。为选择去耦电容，可使用一个叫做“单点”的近似PI分析。如需更详细的预布局信息，该工具可访问Sigrity OptimizePI工具中的数据。工程师可在电源可行性分析中一键生成PI CSets。

图7：分屏显示布局（左）和电压降分析结果（右）

与硬件工程师不同，版图工程师关注的是DC 电源问题。版图工程师控制平面层分割和过孔等，这些转而控制DC 压降和电流的PI行为。版图工程师可直观理解并为这些DC 电源效果执行分析结果。Allegro Sigrity PI可在布局环境中提供DC 电压降和电流约束分析的设置及结果展示。虽然不能达到分析结果的动态更新与物理设计更新同步实时完成，但我们的DC分析还是相当快速的。

该工具为物理设计工程师提供了几种使用模式。这些使用模式提供了高集成度，解除了各个团队工程师之间的“隔离墙”。比如，其中一个设计被传递给PI专家进行分析，反过来，一些设计变化的资料被传递回来。这一过时的过程经常需要等待时间，才可在另一个分析编辑周期完成之前完成任务。使用Allegro Sigrity PI，物理设计工程师被授权以PowerTree拓扑结构的形式利用设置数据，或者直接指向PI专家使用的同一设置空间。在数据可用之前，约束条件可从完整的IPC标准计算和用户提供的可接受的温升中自动设置。物理设计工程师也可选择从PI分析中导入DRC标记，或从PI分析报告中交叉探测设计错误。不管选择的使用模式是为了设置或反馈，物理设计工程师都可独立地多次进行编辑、再分析，而不会影响PI专家。

最后一种使用模式是采用分屏视图，如图7所示，该选项可用来支持分析结果视图，依据设计视图变化而变化，因为物理设计工程师会动态更新处理电压降或电流约束问题。这两个视图可同步运行，显示板层变化、缩放、平移等。物理设计工程师可在PI分析专家介入之前，制作初步的布局，使用分屏视图来看DC分析结果。作为一个更有效沟通设计PI问题的方法，分屏视图可独立为PI分析专家提供详细分析结果。事实上，为了更快验证改进的PI性能，物理设计工程师也可以进行与PI工程师相同的详尽的PI分析。

物理设计工程师在去耦电容布局方面强烈影响着AC 交流电源设计的成功。去耦电容的位置离器件近通常来说对PI有利，但去耦电容的安装及过孔限制了布线通道。去耦电容离器件太远的话，就无法为器件提供需要的开关电流，对PI影响也不好。当前的设计方法不会专门指导去耦电容的布局，类似于简单地将去耦电容与IC器件关联在一起。通过传达设计意图，之前描述的PI CSets使物理设计工程师能够更有效地放置去耦电容。相关的器件、电源网络和布局指导都在PI CSets中进行了说明。

去耦电容放置模式可用来支持版图设计工程师进行去耦电容的布局，如图8所示。只需简单地选中一个已安装的器件和一条电源网络，然后循环通过一个指向-点击布局过程。选中的器件会被高亮，有三个可选的可视化布局指导：对于顶层的器件到去耦电容距离、对于底层的器件到去耦电容距离和去耦电容的有效半径。前两个在PI CSet中定义，概念上比较熟悉。去耦电容的有效半径是去耦电容生效的最大范围。这是由层叠和去耦电容安装寄生参数、以及去耦电容值和内在寄生参数决定，并根据相关电源和地层上金属平面的局部可用性随光标移动动态计算的。

图8：对于器件U0501，去耦电容的布局视图，包括顶层（黄色）和底层（蓝色）避让距离及去耦电容的有效半径（白色圆圈）

去耦电容的布局完成后，仍有些交流分析布局后验证需要执行。现在供应商多数提供的是特定器件的目标阻抗描述。这些同样的阻抗描述可由AMM模型设置，在PowerTree中被指定并应用。物理设计工程师然后就可在Sigrity OptimizePI工具中运行简单的分析，来验证这些阻抗描述，利用在PowerTree工具中被指定的设置，对任意去耦电容布局进行调整。如果PI分析专家已运行全面优化，Sigrity OptimizePI工具可在设计工具中反标注任何选中的优化方案到物理设计中以反映去耦电容的变化。这一自动化过程保证了所有的改变可在物理设计中执行，并传送回硬件工程师，来进行原理图、BoM、PI CSets的自动更新。

总结

现在的PCB PI分析工具依然服务于设计领域，将它们与前、后端关联起来并结合约束条件后，这种设计方法变得更为有效了。利用这一方法，每个设计团队成员可以更有效地完成各自的任务，与同事交流设计意图信息，来为整个PCB设计流程提高效率。这一方法在最有影响的环节提供了可执行的分析结果。它也可以为PI专家提供基于设计早期初阶段的器件仿真设置，当设计有变化时，为前、后端设计同事提供了有效的沟通方法。

更多信息

了解更多Cadence Allegro Sigrity PI信息，请访问www.cadence.com/go/allegro-sigrity-pi-base。

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