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EDA365电子工程师网»技术社区 › 电子技术社区 › Allegro&Orcad PCB论坛 › 关于DDR3布线等长的一个小问题
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关于DDR3布线等长的一个小问题

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cewtf

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发表于 2015-10-30 10:12 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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hello，早上好各位大师。小弟一早过来继续研究DDR3布线的问题的时候，在手册里面看到这样一张图，突然有点困惑，也大致能明白是什么意思，但是还是想请教一下各位大师的意见，看看小弟的理解是不是对的。
' m3 @8 \: y; X+ y- s按照下面两幅图里面的表格，我简单的理解就是只要同分组的线等长即可，没必要一致要求所有分组的走线完全登场。那么问题又来啦，那么在多片DDR3的芯片上，是不是说不通芯片上的线也没有必要要求一致登场，只要CLK信号等长就可以了呢？我的意思也就是说，比如8个分组，byte0，byte1，byte2，byte3，byte4。。。。那么也就是说只要byte0里面的先等长，byte1里面的线等长就可以了，不需要考虑所有的byte都要等长。最终所有DDR3芯片的CLK信号等长，就可以了呢？
* J! m/ G4 F% G4 B7 S; l. {

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freeren

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发表于 2015-10-30 10:30 | 只看该作者
我的理解是这样：DDR等长围绕DDR 的clk信号为基准线展开，假如，地址线与CLK偏差一个范围值：+-200mil；DQS与CLK 偏差+-500mil;然DM、D0~D7是以DQS为基准线偏差；所以只要满足偏差值要求就可以，偏差值大，则每个字节长度偏差也大，反之，偏差值小，则看起来每个字节长度就都差不多

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tangxuena
头像不错  发表于 2015-11-2 17:29

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isrca01

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发表于 2015-10-30 10:29 | 只看该作者
是的，如图里一样，数据组里，11根一组，组内等长即可。

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阿斯兰

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发表于 2015-10-30 10:43 | 只看该作者
本帖最后由 阿斯兰 于 2015-10-30 10:44 编辑
! \+ j) d1 Q1 D8 }- i3 L, e
/ m5 u/ C7 k1 S1 F不同的芯片对于DDR的等长是不一样的，你可以找到对应手册的layout建议手册看一下
" T: P; C! C% A7 `7 V& h. u曾经遇到一个海思的芯片，要求是不要做等长，按demo做，芯片内部已经做好了匹配
( y/ g4 M3 N1 j. ~& O* v

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古未欲雪
我下载的DDR手册都是引脚定义和时序，没有布局建议的啊  详情 回复 发表于 2015-11-19 00:14

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12345liyunyun

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发表于 2015-10-30 10:43 | 只看该作者
各组还是要参考信号线的时钟信号线长度，基本要保持一致，最大不超过600mil,也就是说，实际上布线的时候各组还是要求等长的。一般手册上都有说明的。

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5718366
我基本也是这样认为的，数据线参考dqs等长，地址线参考CLK，dqs和CLK也是有长度要求，只是走线长度相差没那么严格  详情 回复 发表于 2015-10-30 10:59

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5718366

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发表于 2015-10-30 10:59 | 只看该作者
12345liyunyun 发表于 2015-10-30 10:436 |: X& c; {9 e# R1 x* ^
各组还是要参考信号线的时钟信号线长度，基本要保持一致，最大不超过600mil,也就是说，实际上布线的时候各 ...
! x; [; S( g; i  `3 S- N9 Q
我基本也是这样认为的，数据线参考dqs等长，地址线参考CLK，dqs和CLK也是有长度要求，只是走线长度相差没那么严格
  v! \( \7 T5 ?( l) U% _

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cewtf

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 楼主| 发表于 2015-10-30 11:25 | 只看该作者
非常感谢大家的回复，我大致明白了，谢谢大家！

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古未欲雪

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发表于 2015-11-19 00:14 | 只看该作者
阿斯兰 发表于 2015-10-30 10:43
" D- A7 g/ w% X7 `4 ?不同的芯片对于DDR的等长是不一样的，你可以找到对应手册的layout建议手册看一下% @0 `9 I. k" _! W/ M& ~8 ~
曾经遇到一个海思的芯片 ...

: a1 ~& i; B% z! }  d. {0 J" W8 K我下载的DDR手册都是引脚定义和时序，没有布局建议的啊: e1 E9 C" M) }. h3 o  J+ [

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阿斯兰
那个是数据手册，原理图用的 有的公司还会提供一个layout的手册  详情 回复 发表于 2015-11-19 19:17

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阿斯兰

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发表于 2015-11-19 19:17 | 只看该作者
古未欲雪 发表于 2015-11-19 00:14
5 R6 ?( a; d! @$ p/ _7 }我下载的DDR手册都是引脚定义和时序，没有布局建议的啊

& j" M6 b# p; y/ u/ @那个是数据手册，原理图用的
' R/ p; e! {$ K0 O$ O4 P/ i& G, `8 K有的公司还会提供一个layout的手册
+ F$ i4 B7 G4 e* k8 a  S

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古未欲雪
好的，我去找找，我都是镁光下载，找不到啊 +  详情 回复 发表于 2015-11-23 22:13

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古未欲雪

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发表于 2015-11-23 22:13 | 只看该作者
阿斯兰 发表于 2015-11-19 19:17( r, h2 q. [  {5 Q5 g' D
那个是数据手册，原理图用的! H/ J& R# c2 @/ ], G1 M
有的公司还会提供一个layout的手册
- U. H$ o8 q( Z% S% U
好的，我去找找，我都是镁光下载，找不到啊 +
0 i' n3 _% N- `  p4 k; v7 `) L

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gdli

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发表于 2016-12-3 16:31 | 只看该作者
楼主，可以把DDR3手册资料发来学习一下吗+ D5 {, E. S+ l& S0 v# S2 z/ ]

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gdli

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发表于 2016-12-5 17:16 | 只看该作者
楼主，D1这组和D9这组长度为什么相差这么大呢

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cewtf
不好意思，前一段时间在忙，就没上论坛，DDR3的资料大多都是在网上找的零零散散的东西。数据线差距很大，这个主要是应为他们在不同的组，只要保证每一组内等长就行了，不用保证每一组都等长。这个是DDR的特性，好像  详情 回复 发表于 2017-1-6 09:18

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cewtf

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 楼主| 发表于 2017-1-6 09:18 | 只看该作者
gdli 发表于 2016-12-5 17:16
- |; N, a; d+ }* r; P- Q8 P! L楼主，D1这组和D9这组长度为什么相差这么大呢

% W# i7 ~: H5 j! m; U1 K( d9 d不好意思，前一段时间在忙，就没上论坛，DDR3的资料大多都是在网上找的零零散散的东西。数据线差距很大，这个主要是应为他们在不同的组，只要保证每一组内等长就行了，不用保证每一组都等长。这个是DDR的特性，好像从DD2开始就支持这个了，你可以找找看。
& Z, {; E: o3 N

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