allegro16.5中sigXplorer提取信号问题求教

zezq7sxa · 发表于 2012-11-17 17:42

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本帖最后由 zezq7sxa 于 2012-11-17 17:43 编辑

我的很多数据线出来接的是两个芯片一个是flash一个是RAM，做拓扑结构的时候执行sigXplorer命令后只有一个芯片显示，不是两个。

PCB布线是这样的，我把32条数据线作为一个BUS
sigXplorer提取出来的是这样的。如下图

我看于博士的视频出来的是一个T型连接,如下图

卖瓜的菜农 · 发表于 2015-10-7 19:44

zezq7sxa 发表于 2012-11-20 20:35& D; z$ D) s3 ~* d3 [0 W0 O
哦，谢谢。

我看视频跟着走得，也出现了这种状况，用的16.6，那个net group都是把所有的DATA包括进去了，请问有什么好的解决办法么？

香雪海 · 发表于 2012-11-17 21:05

把你的走线图站出来，要不看不出来拓扑是怎么样的

zezq7sxa · 发表于 2012-11-18 01:27

香雪海发表于 2012-11-17 21:051 e# w" x1 K; E! {
把你的走线图站出来，要不看不出来拓扑是怎么样的

走线图站出来是什么意思？

香雪海 · 发表于 2012-11-18 09:43

zezq7sxa 发表于 2012-11-18 01:27 / m$ _/ E6 @. x% t6 c: \: [: `! u
走线图站出来是什么意思？

就是把你实际连好线的图传上来

zezq7sxa · 发表于 2012-11-18 14:21

香雪海发表于 2012-11-18 09:43
5 \2 ^9 G9 w8 ]" W- B7 e5 x; d+ R3 B: `就是把你实际连好线的图传上来

还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可是当施行sigxplorer命令以后，提取出来的信号只有和Ram芯片连接的，没有flash芯片，做不了拓扑结构。我看视频教程只要运行sigxplorer后，出来两个芯片和dsp连接，他在这里做好拓扑结构直接就把约束规则更新到PCB里去了。

rx_78gp02a · 发表于 2012-11-18 14:47

zezq7sxa 发表于 2012-11-18 14:21 2 K* ]0 l. ?6 d8 u& L. q$ _7 R
还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

你的网络只有一个接收端，不可能是T网络，你提取有两个接收端的网络看看

香雪海 · 发表于 2012-11-18 17:09

zezq7sxa 发表于 2012-11-18 14:21 / R8 m! d) _: y3 Q: w& V& G" W
还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

拓扑结构和你的走线是有关系的，走线不一样，该网络的拓扑就不一样，建议你走完线之后再设置模型

香雪海 · 发表于 2012-11-18 17:09

zezq7sxa 发表于 2012-11-18 14:21
& g/ d N, b* z6 ^还没连线，只布局好，Dsp跟flash和RAM的布局是上面第一个图。我是想先做好T型连接的拓扑结构再来布线。可 ...

拓扑结构和你的走线是有关系的，走线不一样，该网络的拓扑就不一样，建议你走完线之后再设置模型

dzkcool · 发表于 2012-11-19 08:35

你这根数据线刚好是直接到RAM的，另外16根才是接到了RAM和Flash，应该分高16位和低16位两组

procomm1722 · 发表于 2012-11-19 11:55

上面幾樓的說法都不正確越幫越忙 .
把 Board 貼出來我幫你看看是那邊的問題. 基本上你提出的拓樸資料就已經有掉資料.
至於 T 點是要你對拓樸結構重新編排後 , 系統發現有分差結構時 , 就會自動產生.
走線和拓樸並沒有絕對先後關係 , 是要看你想做 Pre-Sim 或是 Post-Sim.
你的狀況應該是在 Pre-Sim 階段 , 本來就不需要走線.

zezq7sxa · 发表于 2012-11-19 18:10

rx_78gp02a 发表于 2012-11-18 14:47
) d: K/ f4 `$ Z- J2 q. X2 D你的网络只有一个接收端，不可能是T网络，你提取有两个接收端的网络看看

提取有两个接收端的就好了。

zezq7sxa · 发表于 2012-11-19 18:25

procomm1722 发表于 2012-11-19 11:55
2 G. D, e( [! J) g上面幾樓的說法都不正確越幫越忙 .6 Z* I7 X( j0 H0 u
把 Board 貼出來我幫你看看是那邊的問題. 基本上你提出的拓樸資料就已經 ...

新建文件夹.rar (332.8 KB, 下载次数: 41)
我把板上传上来给你帮看看。

procomm1722 · 发表于 2012-11-20 00:02

我這邊測試了 , 提取 Topology 並沒啥問題

ling_tina · 发表于 2012-11-20 10:00

procomm1722 发表于 2012-11-20 00:02 % T. D$ ]( `4 f/ \
我這邊測試了 , 提取 Topology 並沒啥問題

我用16.3的时候也会出现这样的问题，布好线了拓朴结构就完整了。请教楼上大侠是什么原因。

zezq7sxa · 发表于 2012-11-20 12:58

procomm1722 发表于 2012-11-20 00:028 J& T& ~: }6 v9 Q3 z
我這邊測試了 , 提取 Topology 並沒啥問題

是什么问题呢，为什么我这里只提取和Ram连接的信号，却提取不了即连接flash又连接ram的信号。如果只把0-16位数据线做为一个BUS那能提出T型连接的信号。如果把32个数据线作为一个BUS提取出来的信号就只有连接ram的。是不是哪里设置的问题。

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