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假如ddr3的时钟是800M那么数据地址应该1600m，对吗？
) X/ Y+ f) O' h' B ~6 H4 N) E对。
) }/ R0 L0 r9 C$ c3 q) l- I" e. o
1：如果这样地址数据是不是应该比时钟短，应该短多少算比较合理？8 c: v1 j! `' A X/ v8 x
8 {0 n. v- \4 W$ M, {3 e* Z, e9 R6 z一样长。
- ~" Z- `; z2 G5 `8 x: M+ f2 U- K7 T8 I- v. @
2：我应该怎么确定时钟，地址，数据他们最长可以走多长？
- B# j& v# `0 P5 n0 G7 X7 S: V
" w" h: d/ i* R几片？
5 K) a' e& Y) D# ~; g `, V! O+ e* ?& G
3：时钟跟dqs需要等长吗，需要控制在多少范围？
$ y9 F$ v) [+ ~2 m6 y0 ? j4 r) @ i3 B: a
不需要。
6 Y: @' @, l( X. m+ c
5 Z, l* r0 W+ @3 j3 D$ K- t4：时钟跟地址控制线做等长，应该控制在什么范围？9 N' N' ` e) B d# `: U
# P+ ]- D1 J# J! z+/- 250mil
' R) q$ v, {' w3 Q- W2 J- W2 K) U8 T/ E5 L
5：数据跟dqs等长，是不是应该先把dqs走出来，然后把dqs作为参考吗，他们的可以相差多大？9 @) [: f- b4 c7 T4 e9 O8 e
: `- ]5 D: ]- e1 ~/ Q是,5mil.* E9 c+ ?: w1 }" F3 N9 T' w
- _/ i, o8 d4 }2 u+ g
6：如果空间不足的情况下，地址跟地址的间距最小可以做多少，数据与数据间距可以做多少？地址可以跟数据走同一层吗？
& b3 ^ `- A; X
4 A0 j4 }2 ~( Y7 C4 ~2.5w,2.5w,可以。, m0 X. \2 O. n* g' X# J) L; i: l
0 f( Q, r3 T+ ]' f
7：以上的等长情况在频率，控制芯片，ddr颗粒不同的情况下，同样适用吗？ 没有一成不变的规则，视情况而定。;* a, m- i" ?9 {3 E# H
S%
4 V& W3 q6 e6 _. Z. D7 a6 y% K) |! y# W9 @0 M1 f. E; X
' m. X, Q+ B2 ?+ a0 G" d! i
G;g& a r2 G3 l! u. o+ K& L y+ q) J0 ?) B5 p
关于ddr3的布局，如果我走fly-by，四片或者八片ddr3,我空间充足，我是所有的放同一层，还是两两对帖，比较好？
4 n% s( k; A8 s
$ P0 N# f8 a1 ]: Q& r视空间而定。
p i9 J, G% x# r% w, N- V' J+ m# h, J9 Q1 [# U1 g0 v
ddr颗粒到控制芯片的距离怎么判断太远还是太近？凭你老板或老大的眼睛和设计要求&]凭& t%
: w6 ]$ h. Z7 k, H- C4 |, S/ Y
$ X; s4 A8 \, ?$ X' p7 H n
7 t1 q- {% T6 ~% x9 O9 h7 ^) P6 @`0凭你+ o# B" q3 K3 f( Z* g" E" \7 J! [$ v
Q. @$ m7 P
- K/ A0 ?, @5 i7 U: E麻烦jimmy 大侠前来解答，顺便希望jimmy 大侠可以在这里上传一点，你私家珍藏的ddr设计方面的资料，感激不尽，我对你敬仰犹如~~) x+ J1 R- C1 `
* f4 h) u8 _& L( s7 B' S一切尽在《PADS9.5实战攻略与高速PCB设计》一书和配套视频~* u0 I. ?( F& v) P- ~: @5 }; J! F9 o
; [6 B O/ q5 q& f: X/ P, L _& r; Q1 r5 g' ^ N1 b2 _
《》. m& o
4 R/ b2 ?* `1 H& d9 L. j8 G3 A: j
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发表于 2014-12-29 21:19
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