讨论：怎么查看一个高速信号的保持时间和建立时间

stupidboy · 发表于 2008-5-29 11:10

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信号的保持时间和建立时间是相对时钟来说的，同时在芯片出厂时有一个标准的数值，比如说都是2ns等，但是在实际的电路设计时，由于电路中不同的信号延时造成信号的保持时间和建立时间不一定满足系统的要求，这时就需要我们对PCB中关键信号的这两个时间给予了解，查看其到底是否符合信号的时间余量，请各位达人讨论一下吧，怎么样实现这个，以及为什么要这样处理。

（利用SQ或hypnix）

[ 本帖最后由 stupidboy 于 2008-5-29 11:11 编辑 ]

只看该作者 · 发表于 2008-5-29 11:56

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stupidboy · 发表于 2008-5-29 15:28

非常感谢allen！

受益匪浅

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Allen 该用户已被删除	2^# 发表于 2008-5-29 11:56 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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