CPU频率上不去，Layout阶段最有可能出现的问题在什么方面？

aesther · 发表于 2008-5-22 16:37

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cpu只能上到100兆，
Layout的问题出来那里？

cmos · 发表于 2008-5-22 17:38

data ,address和clock之间的等长关系不对。预留误差过大，是板仿的问题，和你无关。

zsq0503 · 发表于 2008-5-23 14:05

是的

aesther · 发表于 2008-5-26 11:21

原帖由 cmos 于 2008-5-22 17:38 发表
9 d" m. A! B! i4 u( m# H7 |* bdata ,address和clock之间的等长关系不对。预留误差过大，是板仿的问题，和你无关。

那你认为和接地有关系么

只看该作者 · 发表于 2008-5-26 21:50

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aesther · 发表于 2008-5-29 12:25

原帖由 allen 于 2008-5-26 21:50 发表
: \' \3 l' j7 q( B4 c: h1 H: x$ v! D" w( y" t8 e# X* |& ]% v' \0 R
不是没有可能，电源地处理不好也可能会导致CPU频率上不去，CPU频率上去了，功耗肯定增加，在我们的电脑主板里，通常需要加压才能超频，就是这个道理，不过对于你的问题，这种可能性比较小。# v' o/ F t/ A" B- j# R8 m+ W- p
除了2楼说的时序问题， ...

那相比之下那个更关键？

只看该作者 · 发表于 2008-5-29 13:03

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cmos · 发表于 2008-5-29 14:44

那就要看波形的电平是多少了，芯片管脚供电的电平是可测得。理论上可能会影响时序的可能在于，电平无法达到足够的高，比如3.3v达不到输出的2V以上，地干扰大于0.8V,这个情况极少吧，因为你是数字电路。

aesther · 发表于 2008-6-5 15:48

原帖由 cmos 于 2008-5-29 14:44 发表
: ] ?* T% Y- J% v那就要看波形的电平是多少了，芯片管脚供电的电平是可测得。理论上可能会影响时序的可能在于，电平无法达到足够的高，比如3.3v达不到输出的2V以上，地干扰大于0.8V,这个情况极少吧，因为你是数字电路。

如果只跑200MHZ理论误差距离可以为多少？

wuxiaotao · 发表于 2008-6-5 16:46

先量量电源和时钟

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Allen 该用户已被删除	5^# 发表于 2008-5-26 21:50 \| 只看该作者提示: 作者被禁止或删除内容自动屏蔽
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