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数据线与地址线走线问题

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发表于 2008-5-20 20:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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现在画的板上 有BGA与两个SDRAM(U10,U11),走数据线和地址线的时候,有两种说法:
- X7 b* X, q$ @1 M  1.数据线组内等长,地址线等长
+ M- c5 S7 y; B; N0 ]   2.U10与U11到BGA的所有走线等长7 A0 D0 a& R0 M* s/ x5 T
  请问高手,哪种说法是正确的.
0 p# y5 t$ \+ A% _% q, |! {- a- p2 U! t
另外请问下,什么是菊花链?
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发表于 2008-5-21 00:17 | 只看该作者
SDRAM因为其工作频率较高 133MHZ  为保证其信号同步 所以地址端要求等长 如果你做不到 尽可能每4位  如A0到A3  
; Y! j! B& X6 mD0到D3 等长 8位SDRAM的则每8位等长4 p' u. z/ D# w) ]
另外CLK 线 要长于数据走线, r+ a3 w$ I' V- m1 O( K
对于菊花链布线, 我不是很清楚  BAIDU了下  大致这样% P2 r# h9 x. q- ~6 e1 V

0 L& d- |; A; I# f. P9 `PCB走线采用两种基本拓扑结构,即菊花链(Daisy Chain)布线和星形(Star)分布。7 K9 L! t6 I0 b9 _* h5 m
, g* H1 P; B5 `( }! S+ c9 y
对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效果最好。但这种走线方式布通率最低,不容易100%布通。实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:Stub Delay <= Trt *0.1.
3 e4 k% r+ _# h+ v) o& i   例如,高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
& D  m8 G) U. D% e3 Q* @   星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。 % E7 }* q8 k7 g; d1 O: x

& o) l( n" K" A( ?[ 本帖最后由 orinoco 于 2008-5-21 00:21 编辑 ]

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changxk0375 该用户已被删除
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发表于 2008-5-21 08:56 | 只看该作者
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 楼主| 发表于 2008-5-24 22:45 | 只看该作者
谢谢!
" P! L" D: |  T& ]- i; p6 d1 |  按照楼上所说的,对于数据线及地址线是走组内等长吗,确定下.

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发表于 2008-5-26 12:16 | 只看该作者
恩 不是很清楚,顶下
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