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[HyperLynx] Hyperlynx:使用上的一些问题?

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发表于 2009-4-24 15:46 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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本帖最后由 anjingcoward 于 2009-4-24 15:53 编辑
8 Z4 H- v) m& J
. t* S9 y+ A/ n4 C' q3 c4 h1 W. T+ H最近在学习Hyperlynx软件,遇到一些可能很简单的问题,( o" C5 x9 @8 d  q' ^
可我弄不懂啊,希望路过的高人稍微指点下!具体见附件!FPGA设计网论坛 专业FPGA设计论坛" i$ s! @2 T6 s5 P- W. \8 N+ o- }4 @" A, V. z+ ?3 t
% ]$ P9 h2 x6 v: ^$ ^  X' V! }! g% L# W# o
谢谢!!!

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Hyperlynx1.jpg

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发表于 2009-4-24 23:14 | 只看该作者
图一:引脚名称. n3 W- L4 \* s6 L9 M2 v& u$ R  p
图二:频率可以自定义,参考datasheet,你提到的带宽什么意思?虚拟示波器不用考虑带宽8 u. L6 _0 E* _, F; P$ B  y, E* ]
图三:没明白你的意思
% ^( ?. \. D! o9 K1 O9 J图四:仔细看下英文,没有玩过protel,不懂
sagarmatha

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 楼主| 发表于 2009-4-25 09:12 | 只看该作者
TO forevercgh版主:
' a7 B4 n3 J  `0 E图一:那个QB不是在Signal栏里面吗?) E9 s3 D8 m+ M2 y/ V
      对应最右侧的带有芯片Log标志的那一栏也是signal项被选择,不是pin啊?7 `/ t: H7 _: c6 O
图二:U1不是代表IC吗?那每个芯片是不是都有个工作频率带宽呢?7 D7 ?$ [& U0 l; {
      我的问题就是:133M是基频激励吗?( ]! P, O" H# a7 J
      考虑到IC有相应的带宽,所以这块频率不是随便乱300、500等乱输入的吧?输入原则是什么?
! x$ X4 T& v6 U( H! D" x: n图三:Hyperlynx的Boardsim不是有两种分析方式吗,针对串扰而言,无论哪一种方式,
/ K/ r* ~, {& S' ?) s. f      我们在做仿真的  时候都要指定串扰阈值,比如都用40mV吧,
& B  U9 w- }* J8 u7 q      我的问题就是:当我用“快速分析”的时候,在Report中,很容易看到有哪条net是victim,; L0 V7 n9 [6 z% i* w5 |# U
                    哪条是 aggressor,也即是说串扰被软件检查出来了,0 u- Q6 E/ g/ E8 S
                可是在“详细分析”的时候,被分析的net的Report中,无论阈值设定40mV2 e7 d) O6 V# S5 c6 @
                              或者更低,在Crosstalk那栏中,总是写着NA,这是怎么回事啊?
; [3 L' {$ V3 Q& L1 s- s  L                    好像串扰没被分析一样?
; a7 n9 v" d* H图四:当把Protel做的PCB导入Hyperlynx时:
  E! F4 a- `; {2 ]4 u; O$ B6 b$ |         弹出warning:说没有Plane layer,让在Stackup中设置一个Plane layer,那这个层随便设置吗?

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发表于 2009-4-25 21:08 | 只看该作者
图一:signal就是pin,你用datasheet对照ibis model就清楚了
9 Y$ E: P7 s- r' H- E; _  V' e* ~图二:U1就是实际IC的等效,你使用的IC支持什么样的频率就设置什么。如果133M是选型的IC支持的频率,那么你设置的133M就是基频。
  R; v1 j3 k. m, @% Z  u图三:NA没遇到过,maybe你的设置有问题" B3 S7 M$ n4 ~' s% G$ {% U
图四:这个牵涉到层叠设计,你可以问下PCB工程师
sagarmatha

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发表于 2009-4-25 21:29 | 只看该作者
设置叠层是不是因为你导入的PCB和你HYPERLYNX中的层数不一样
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 楼主| 发表于 2009-4-27 09:04 | 只看该作者
TO forevercgh :
' W" Z& u8 b1 Q) |0 Y% M图三:我按照教程DEMO.HYP来做的啊,在“详细分析”的时候,
. e( ^) B  @$ y' Z8 b/ R# v   Crosstalk项就是写着NA的,forevercgh 版主可否简单运行下那个例子,看看Report呢?
/ O. r2 v3 q" l2 i2 ]' c! p6 STO xhymsg:
! i8 A& L  O5 C图四:你的意思是说,Hyperlynx默认的叠层数量和外导入的PCB层数不同所导致的吗?

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 楼主| 发表于 2009-4-27 09:19 | 只看该作者
请问楼上的二位:
6 l+ c4 q. U+ [    谁有将实际PCB导入Hyperlynx的教程?7 t2 A* p: u4 v
    能共享下吗?

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发表于 2009-4-27 09:31 | 只看该作者
叠层设置出问题是因为:你的电源层和地层定义错误,不应设置成NO PLANE,应该设置为CAME PLANE.你改下试试看,可以在HYPERLYNX  的STACKUP里进行设置,也可以在PCB里LAYER SETUP中进行设置。

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 楼主| 发表于 2009-4-27 09:56 | 只看该作者
TO dsy198677:
7 j1 Q7 c& Y1 s* d" X8 O" I    came plane是什么意思啊?
% ^& N! B# p) I" b1 [0 ?7 X" p: Z    另外请见图:

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发表于 2009-4-27 18:15 | 只看该作者
6# anjingcoward # S8 y" k& \) r6 E' u; \0 S
惭愧,我也没有实际导入过,但是推测是这个原因,就是你PCB的实际层数和你的STACKUP中设置能否对应起来。
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发表于 2009-4-27 20:26 | 只看该作者
cam plane就是平面层,通常设置为power或ground。  e0 Z$ ^+ Z7 h3 D# u
请楼主弄清楚几个问题,然后潜心研究SI% T. W. q, L% B3 M1 @
1.什么是特征阻抗
' i: i+ c! t4 J6 ?- i" z2.参考平面用途1 d" I1 L# Z, `
3.PCB的层叠设置的原则和原因! i. r" u5 I8 I7 X3 ~% m
4.什么样的板级走线要考虑SI
sagarmatha

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 楼主| 发表于 2009-4-30 08:56 | 只看该作者
对于第一和第二个问题,还知道一点5 M) V" c% [: }# i. ?9 O
至于:. z8 ?; h# L) C) v
3.PCB的层叠设置的原则和原因- n3 e9 i3 C3 {' Z1 _1 n( @6 J$ `4 J
4.什么样的板级走线要考虑SI
# F1 _# I0 k- x# J$ `; R; G请问:forevercgh 版主,我应该看那些资料呢?

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发表于 2009-4-30 09:07 | 只看该作者
本帖最后由 forevercgh 于 2009-4-30 09:09 编辑
$ d( a% D$ B. i+ E8 `
3 D9 Y7 ~9 W; n/ u* MHoward Johnson, Martin Graham. 《High-Speed Digital Design》
: W1 r2 o! z- k% [! A国内也有中译本  《高速数字设计》
4 P, e- ?5 V5 o) U7 m, wE文比较nice的看原版的,翻译后的某些用词会让人很晦涩。
9 B7 |+ y$ C- m: ~/ q+ L) O% m
  M2 B6 L& ~0 s' y* O- N& `PS:如果是要搞SI研究的,PCB layout的实际工程经验是必备基础条件。
sagarmatha

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 楼主| 发表于 2009-4-30 15:33 | 只看该作者
谢谢版主的回复,我去找找资料!
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