是高手的就进来看看

liqiangln · 发表于 2009-4-17 10:05

我简单介绍一下原理，CML那边是不需要上拉电阻50欧姆的，你看他图上画的上拉电源的名称，就知道那是内部电源。
LVPECL电平，有2个特点就是需要直流偏置和电压嵌位。所以在做输入的时候需要电压嵌位(VCC-1.2V),所以通常是82/133电阻分压，同时戴维南原理等效50欧姆阻抗。
而在输出的时候需要直流偏置，因为是射级输出，你没直流回路，就没电流了。所以一般下拉100～200欧姆的电阻。

liqiangln · 发表于 2009-4-17 10:06

下次问题询问的时候，别把题目写的那么厉害，一般人都不敢进来的，问什么就写什么好了。

chenqinte · 发表于 2009-4-17 10:47

恏我清楚了,戴维南原理等效50欧姆阻抗,单单就是走线的特征阻抗Z0吗.在像这种差分布线当中,不是会有一个等效的耦合阻抗Z1.那么这条走线的实际阻抗就应该是Z0-Z1的值即是Zodd.那在实际仿真中是要把Z0定为50,还是要把Zodd定为50呢,就按照这张图的理解

chenqinte · 发表于 2009-4-17 10:55

我一直找不到1.5V电源的CML的ibs model,可以的话,哪位达人帮我找一下

liqiangln · 发表于 2009-4-17 11:09

在实际仿真中是要把Z0定为50,还是要把Zodd定为50呢,就按照这张图的理解
liqiang:这个没那么精准，差分中单端线一般在50多一些，具体值你再调大一些。55～60，还根绝线距离有关。布局很重要，切近。

chenqinte · 发表于 2009-4-17 12:43

这是阻抗计算的一个软件,其中有一项我不知道是什么.就是caoting above trace,有人跟我说这是板子做好后,在扳子喷的油墨,不过我计算了下他的值会改变阻抗的值.所以我自己推测这可能是覆铜,但也有人跟我说走线上不会覆上铜的,因为走线本来就是铜线.脑子比较乱,不知道这是什么,请大家指点

wakinoda · 发表于 2009-4-17 12:53

了解PCB的制程，简单的说是有锡和绿油的；这个是Polar,其他软件也都有相应的一个参数

chenqinte · 发表于 2009-4-17 13:23

本帖最后由 chenqinte 于 2009-4-17 13:37 编辑

这么说,这个肯定不是覆铜喽.ok了解了.
那还有个问题,为什么有的电路,它选择接一个上拉电阻呢.还有的我就更难理解了

wakinoda · 发表于 2009-4-17 13:33

你图里面的文字不是解释得很详细了么呵呵

chenqinte · 发表于 2009-4-17 13:41

本帖最后由 chenqinte 于 2009-4-17 13:43 编辑

不是,你帮我看看为什么我发的三张转换电路图,有的接上拉电阻有的不接.还有就是是上面两张电路图的上拉电阻还不一样.为什么,其中到底有什么区别,才会出现三种不同的接法.谢谢指教,越详细越好

wakinoda · 发表于 2009-4-17 14:17

其实上面三个图都是不同type的互相转换，譬如serdes转lvpecl和lvpecl转serdes，由于驱动内部的电路不同，其bias电路（或者说termination）也就不同。无论如何变化，其本质都是为了达到偏置和匹配的作用。我觉得你可以去altera下载一些典型的FPGA手册和model研究下，里面对这些内容都还讲的满细。

chenqinte · 发表于 2009-4-17 14:46

我觉得你可以 ...
X+ v& F* v# {wakinoda 发表于 2009-4-17 14:17

你能把这些资料上传或发到我的邮箱吗,我的邮箱是304721343@qq.com
我也找了一些资料看,很杂,越看问题越多
希望能看看一些比较系统的,标准的

wakinoda · 发表于 2009-4-17 15:35

我也没有收集这类interface type转换的资料，都是在厂商网页上看。这种类型的问题不妨单列出来到硬件版，那边应该有硬件工程师有比较完备的资料。

chenqinte · 发表于 2009-4-18 08:30

请hyperlynx仿真高手帮我看看,为什么在我仿真时,选中其中一条高速线时,高速线中间会出现虚线,而选中其他一些高速线时就没有这个问题.还有就是我在仿真软件中,如何才能体现出过孔的存在.谢谢,急

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