|
|
EDA365欢迎您！
您需要 登录 才可以下载或查看，没有帐号？注册
x
ecos应用是与硬件平台无关的，虽然开发板没有涉及到SDRAM和DDR，不过，在某些高端平台上使用ecos可能会遇到内存布线问题，为了完整叙述，这里一并给出说明。
. |" D3 }6 l8 O% L/ Y+ q$ k ' b4 R5 I' Z, Z6 ]8 o
很多人对内存布线感到迷茫，找不到切入点，不知如何下手，其实高速硬件设计的主要任务就是与干扰做斗争，内存布线也不例外。可以这样考虑：内存是做什么用的呢？是用来存储数据的，写入1读出1，写入0读出0，即保证数据访问正确。那么，在什么情况会导致数据访问错误呢？ g4 j7 o9 H% r
1、判决错误，0判成1，1判成0。可能参考电平不准(为什么不准？信号线内阻造成的压降)，也可能是加性干扰，或者阻抗不匹配引起信号畸变。* q2 }: f: ?" N) `5 v, ]2 X6 t, W( M
2、时序错误，不满足建立/保持时间，或者采样点相位错误，不在有效信号位置上。触发器需要维持一段时间的能量供给才能正常工作，这个时间就是建立/保持时间。
: F+ Y v8 B7 \0 f 那么只要解决好这两个问题，保证内存正确访问，你的内存电路就设计成功了。
1 ^! B; r+ V! ~
3 M2 i7 F" u2 r9 v 有了这个指导思想，内存布线就可以按部就班地完成。不过，不同的RAM类型，虽然目标都是避免判决和时序错误，但实现方法因工作模式不同而有较大差异。6 @2 g4 I! D) l+ D8 q3 w2 d$ W
6 g* J. _4 _2 W) O 高速系统一般采用低压信号，电压低，摆幅小，容易提高速度，降低功耗，但这给布线带来了困难，因为低压信号功率受信号线内阻影响大，是电压平方关系，所以要尽量减少内阻，比如使用电平面，多打孔，缩短走线距离，高压传输在终点用电阻分压出较低电压的信号等。SDRAM、DDR-I、DDR-II、 DDR-III信号电压一个比一个低，越来越不容易做稳定。
. Y, W+ J0 `3 K % M" h9 y, y2 A1 o
电源供给也要注意，如果能量供给不足，内存不会稳定工作。
% B' t! k& h& T6 z" N " b- S5 i, p& k0 w0 q
经常看到“等长布线”，其实，等长不是目的，真正的目的是满足建立保持时间，同频同相，采样正确。等长只不过可以最简单地实现这个目的罢了。要定量分析线长，必须按照时钟模型公式计算。时钟同步电路的类型在后面有简单介绍，这里只要知道SDRAM是公共时钟同步，DDR是源同步就可以了。
; L( i* c; Y/ @ 6 K7 i+ p- @8 o& q
SDRAM是公共时钟同步模式，只关心建立时间，不关心保持时间。这些时间和各段飞行时间，经过各个门电路延时，clock skew，jitter，cycle等有关，需要按照公式精确计算。算出各种参数后下规则，让EDA软件辅助设计。选出最长的一根线，不需要计算什么，只要与之等长即可。有些软件能自己算，有些只能自己一段段计算，可以编程让EXCEL表格对某种格式的报告文件自动求和，也算半自动化了。
% W# {* s/ T0 ]# j" M& c/ J! m5 J/ T& x" y A0 U3 A3 L
DDR的所有信号都要加匹配，不论多复杂，为了稳定性。9 ?/ S8 z' W3 y8 ^
始端匹配串接一个22/33欧电阻即可，终端匹配分为AC匹配和DC匹配，阻容可以对噪点抑制，戴维宁电路可以提供高压输电，使参考电平更准确，虽然直流功耗大，但比单个50欧功耗小。
9 B% B9 T' B; B CPU和DDR都是高速器件，DDR热量高，应远离。而且DDR是源同步时钟模式，对保持时间有要求，不是线越短越好，有最小距离要求。保证时钟稳定，同频同相，冗余大即可。% ^/ X$ F6 e% ^- B4 k! e' k* }
5 r3 |* d5 I+ o' H- W: {
有时，信号线有交叉的情况，此时，可以在PCB里调线，再反标回去，因为RAM的各个数据线不需要一一对应，只要有地方存储bit就可以了。注意：刷新线A10不能调，需要读取RAM ID时也不能调整。4 [( B7 Q; t7 r8 b6 |
, z' T0 C6 u9 T+ P$ i' i
评价设计的好坏要看Margin(冗余)，setup time margin和hold time margin，SDRAM/DDR工作没问题并不意味着margin小，也许在实验室可以正常工作，可一到现场就死机。频率漂移，时钟抖动，相差，介电常数变化等都会导致采样错误/不满足建立保持时间，而margin大就可以尽量抵抗这些干扰，在一个恶劣的环境里仍然保持稳定。9 `% [7 f0 d9 @- Z. T- V, C P
, K8 f: o# i* J% _" N
内存的表现形式有两种：内存颗粒和内存条。内存条自身有走线长度，需要计算在内。问个问题：内存条有3种安装方式：竖插、斜插、平插，你认为那种方式好呢？
8 D: O% W2 [ n2 Y% E" u# ?4 c e- l; P
附：时钟同步电路的类型
% d: Q& S C' I' V3 Z! Y4 U5 D( w" D, G |, g" c1 L, s2 E$ E* q0 k
7 q# Q! { r& E7 u$ B
源同步就是指时钟选通信号clk伴随发送数据一起由驱动芯片发送。公共时钟同步是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器(clock buffer)发出同相时钟的作用下，完成数据的发送和接收。2 d8 y* ~0 I$ E/ e0 y2 A* j
: P; u; N2 {$ N+ F O4 S
公共时钟同步，将同一个时钟信号用时钟分配器分成2路，一路接发送器，一路接接收器。在时钟上升沿发送数据，在下一个周期的上升沿采样接收。速率在200-300MHZ以下。+ X0 L7 o' J, {5 T9 W
源同步是时钟和数据一起发送，时钟稍稍滞后发送，传输速率主要由数据和时钟信号间的时差决定。因此速率快。
3 ]( L# ~: r. d7 s( M9 J+ v, _6 Y 公共时钟同步电路走线长度有最大值len <=，源同步电路走线长度有最小值<= len <=
4 l6 b. `) W. c# [# m9 L 源同步关心保持时间，TBI+10bit数据和DDR的DQS+DATA属于源同步电路。
0 n- w5 E' }8 g- e8 i; m! k x6 |% j8 C* j6 t; [
------ 等长线5 R4 S# _ M( U8 Y* x y
|时钟|----------------->发送端时钟
' }& F$ i; D) _; }1 f3 a8 _# T! f3 F1 l clk--->|驱动|----------------->接收端时钟
" o5 I6 s' L8 m" C0 J2 o | |---" _& O) a5 p" N2 T* A9 |" Z, O
------ |0 @/ F+ O* F2 p
| |
; r. m6 v4 N/ w9 t/ m ---<---PLL补偿* M% p+ K* R! n- K* I8 M0 A
公共时钟同步9 e; J: T8 o& \) W
2 }/ Z3 o" k- X) p O o3 B0 j! W0 n
-----& s8 l' K$ o6 G J8 R* h! [
|驱 |------------------>clk- S# ~+ O* L+ T/ G [; W( {
|动 |7 t6 ]% n, [! K& \
| |================>data2 j8 s% D4 K& ]3 a: L3 \0 C4 D. k
-----4 f6 T$ a* W }# R+ Y
源同步
8 P4 l& i/ a. a( D# u; g2 g- T D9 f: L; U6 @. h
3 t& J) e$ Z. o5 v0 t9 e --------- ---------
( N/ _, i9 }' b+ e4 X7 j, y' F -----< >< >--------: ] A, c7 ~ j3 @6 u
--------- ---------1 T- T$ `3 Z7 `1 N1 \# G2 n
-----------
" a. N$ @: h: d | |6 y; [5 r0 j2 l. [7 o9 f
--------- -----------! W* C5 Q! E& F; ]" j( r
|<--->|<-->|
0 x' f# K7 V0 l; ] 建立 保持 |
评分
-
查看全部评分
|
[复制链接]
/1 
发表于 2009-3-13 17:24
QQ好友和群
QQ空间
腾讯微博
腾讯朋友
微信
收藏
支持！
反对！
发表于 2009-3-14 17:55
