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上期话题4 a/ B' a5 T. h" K" e! H
绕线的影响？SI来告诉你
2 a4 M+ t. q# q( M【文：黄刚】5 E! u% y! g7 U k0 D2 e
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（戳标题，即可查看上期文章回顾）
* P2 ^% I; \" t: t, O% A5 }问答说说你们目前对绕线的设计是怎么去处理的？或者对于绕线还有什么见解也可以谈谈哈。8 z, X9 F j* r& a$ O, O
感谢大家精彩的回答，你们写的字数可能比高速先生的点评文章还要多呢(#^.^#)。好，言归正传吧。* s5 z3 K9 j% i' u8 l9 I5 a, Z
3 e( L8 X9 D- I
" n0 l2 V" O ~( v1 H
我们本期文章是自己做的一块测试板，所以肯定是朝着最恶劣的情况去做的啦。我们的绕线部分达到了10inch，一般像DDR系统都不会有那么长的绕线吧。从这个恶劣的情况看出，3H真的是我们的底线了，最近的话影响的确比较大。但是这个影响本身也是跟绕线区域的结构有很大的关系，例如绕线的相互长度，绕的来回的次数。如果情况没有我们的测试板所示的恶劣，一般来说3H还是非常安全的，延时基本也和不绕线是接近的，所以大家千万不要怀疑3H哈。5 B p& L. X5 d- c
8 e( U% Y" z' L4 \5 d
, Q( G' s4 n2 U H7 u然后大家会觉得单端的情况很差，那如果走差分线的话，如果速率高上去了，绕线会不会也很单端线那么差呢？其实不会哈，同样是3-5-7H的差分绕线，差分的情况就变得差异没那么大了。9 k) N* ^3 F7 m
![]() 所以回到我们的设计上，还是高速先生那句老话，it depends。看板上的布线空间和等长的要求来定吧，空间大7H就更好，空间小了，3H也尽量保证，要是真的不能保证3H了，那么更小间距的绕线就只能尽量的短咯。要是还是没把握，那就……你们懂的，嘻嘻……
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$ ?! n* o) S+ {% O+ P/ b2 I; g% R4 l, ^1 w. b" p' y: L
（以下内容选自部分网友答题）, t. C: s# O& ^, W5 P9 `2 s
绕线尽量间距越大越好，我一般都绕到五倍或者七被线宽 & I6 g" ]4 V3 _( X4 B
@ 两处闲愁$ Q1 F5 N0 N; f- S- ^7 A
评分：2分7 o: ]' K4 @' O# w4 A [& f
【1】、首选要确定DDR的拓扑结构，【2】、注意按相关DDR LAUOUT规范，注意VTT端接电阻、去耦电容等的摆放，还要使DDR数据线尽量短；【3】、注意层叠结构科学合理；【4】、数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组；【5】、绕线还要注意运用20H原则、严格遵守3W规则，走线尽量同组同层，在不等长处绕，尽量绕大波。尽量采用3倍线宽，45度角绕等长；【6】、地址线上的匹配电阻靠近CPU、数据线上的匹配电阻靠近DDR、DDR芯片的去耦电容放在靠近DDR芯片相应的引脚；【7】、设置合理的绕等长规则；绕等长完成后，最好把DDR相关网络锁定，以免误动。【8】、需要严格控制CLK与Address/Command、Control之间的时序关系，确保DDR颗粒能够获得足够的建立和保持时间，必要时使用仿真手段来优化设计。
& d$ u( V9 g0 @0 c& `8 y@ 龍鳳呈祥7 Q. a0 j0 V+ t) `* X; y* ^
评分：3分. P0 i, }3 V3 x& o. k- T0 m+ ?% r
前几天一个同事讲了一件事：看电视转播某城市自行车公路赛，出发的命令发出后运动员争先恐后地慢慢向前挪动，一段时间后队伍前面的已经跑出二三里，后面的才刚通过起点，最后成绩计算是看谁先到达终点。听完后大家一脸茫然，因为和他一样，都是此运动的小后生。现假设讲述和武断成立，那后面出发的队员只得拼命的蹬呀蹬，“绕呀绕”才能取得好成绩，没有人给你算上偏移量。当然了安全、比赛规则不能违反。1.芯片区域寸土寸金，还有大量的信号需要走出，这个区域不绕线。2.有句话很有名“没有声音，再好的戏也出不来”。没有空间绕线只能想三想，既然需要绕线，在画图前就要规划空间。有空间利用空间，绕线时能宽就宽。没空间开个会，让硬件、结构创造空间，在等于规则的基础上能挤就挤。3.人体的安全电压是36V，但书上说“轻轻地挥一挥手，不带走一片云彩，突然产生1000V电压”。看完后，走路是轻轻地移，招手是静止的画。一想到1000V就浑身发抖，但一年过去我还是我，没有被烧伤。线路板能做出来，极限时上面的线路中心距已经大于等于2W了，若空间有限，短距离的2H可接受，短距离的空间重叠也可接受。
3 R4 [' s, Z# B$ p8 l4 P9 q@ 山水江南
$ w" G/ J; k% T# f+ L评分：3分$ L- L: W3 a3 t1 O. O8 T, L
单线绕的话，经常是3倍的线宽去绕，如果换算成H的话，差不多；尽可能绕大波，信号在大波中传输场效应小些，大波也好看；差分更多时候还是在换层的地方绕线，不换层就在两端处绕线；至于起包，高度不超过3倍间距，还是要保证一定的紧耦合。 " M5 U) q% T$ j
@ GFY9 R' l; ^) `% X" D3 p, x) s
评分：3分 v1 | Y0 F! _6 S5 x1 q; J
绕线尽量在不等长处。尽量同组同层，这样延时才尽量相等。能绕大波就不绕小波。 1 h K5 c' o7 J7 y. G* p( s* }: d2 d
@ 涌
0 t6 |* b0 h: o# y; ?5 n+ H评分：2分
5 Z8 a+ T I) M( V5 d. N7 |1,同组信号，绕线方式尽量保持一致2,等长的绕线不一定等时，注意芯片内部走线的补偿3,等长误差并非越小越好，参考规范要求
5 u: P" h0 S/ o1 o4 C( R, z@ Ben" ?+ }+ o- n7 |! D$ H
评分：2分3 D) i6 I! g: @( K9 I
绕矮一点谐振频率是不是就往高走了 , s2 W" D+ f) ~$ z. m( a
@ 王世不恭7 W4 k H- ?0 F! V) e7 w
评分：2分9 h# b# I- F0 |9 W) E
差分线的绕线也会在SDD21上出现周期性的ripple，与长度，间距等相关性较大。从HFSS仿真以及实测中都可以发现。只是差分SerDes一般不需要绕线，只是在测试板上常见，在相关的评估中需要注意。
( A# z6 ?$ P5 [@ 榕树儿/ K+ S& X! h7 T
评分：3分
* i! C+ N4 r; `6 N" i我觉得应该补充下分布电容和分布电感就更完美了
5 E+ N( w8 F3 u: K; z, S @7 N@ EMC【1022】
, N& d+ l& _3 m. P5 q评分：2分
9 Q, T$ s8 g' a, B% d记得以前高速先生讲过:针对微带线尽量少绕，绕的话尽量使用小波浪绕线；在3GHz（6Gbps）之内，绕线方式基本不会对信号质量有太大影响。
3 E3 |8 m" U: b3 z4 m再就是，哪里不等长就在哪里绕，比如微带线不等就在微带线绕，带状线处不等长就在带状线绕。在做相位补偿时， 绕线部分的要控制比较大的 Gap， 减小耦合的强度。 差分的对内等长可以按3W去绕。 % x3 [7 F( R5 U; i- |7 E
@ 杆. h; I& G+ y" K+ }- [
评分：3分
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3 n4 v' | g- Z2 I0 S6 u, d5 b
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' ^) n: P7 i( ]. K![]() 查看我的积分，回复关键词“2019积分”；! q; O+ ]* V. w9 }" Z
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2018年积分累计已截止，兑换截止时间为：2019年3月31日1 I: B* F1 r* k/ \8 c+ X
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发表于 2019-9-27 15:12
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