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上期话题# Q8 X5 c( w4 P/ ?. ?
关于叠层设计的这一点你们一定要看$ y5 D: `3 I0 k+ M- Y
【文：黄刚】' L8 p+ ~5 A' B) ~& r
6 f8 z- \! P" @* z（戳标题，即可查看上期文章回顾）
2 L \4 h3 D0 B b问答你们有考虑过叠层这个点吗，对于这个大家是怎么想的？% U; w# m% C& v, |
首先还是感谢网友们的热烈回答！上文说到的叠层设计可能还是会有相当一部分朋友们没考虑过，当然原因很多，可能是因为自己的产品就是双面板或者四层板，因此就不需要考虑这个问题。另外有的朋友虽然做了8层板以上的产品，但是叠层是交给板厂去帮忙的，只要求阻抗好阻抗和板厚就OK，然后PP或者CORE都是让板厂来帮助选择，所以也不会涉及到这一块的考虑，我们在高速先生往期的文章有写到，我们把叠层设计分为4个不同的层次，如果还是大部分依靠板厂进行叠层设计的话，你们可能只能在第一或者第二个层次哈。
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但是高速先生想说的是，我们希望大家都能自己参与到叠层的设计中，你会发现像上文一样的很多有趣而有影响性能的细节。好像上篇文章一样，如果你们的产品裕量本来就很小，那么PP和core厚度的分配就显得很重要了，不同的PP和core的线宽带来的损耗能差别10-20%，这不是比你们去抠板厂到底是能做10%还是8%的阻抗控制更有意义吗？另外反过来如果你们产品对损耗的裕量很大，那么适当的选择靠近一边的地平面就可以在相同间距的情况下带来不小的串扰的改善，尤其是针对空间比较密集，而且需要比较长的平行走线的差分对而言更是有明显的帮忙。这一切一切的细节，板厂都不会告诉你们哈，都需要大家亲自去尝试去做叠层，并在叠层设计中不断的发掘得到的宝贵经验，so，大家以后就尽量自己动手，丰衣足食了哈~~~
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+ V9 G S5 l3 L7 ]7 p8 S/ Z9 X（以下内容选自部分网友答题）
$ X7 n: ~7 I+ e5 e$ V有，只是简单的考虑。比如说在层数一定的情况下怎么去减少相邻层，10层板，可以做4个内层。一种方案是：SGSSP -GSSGS，也可以是：SGSGS-SGSPS，PG是平面，S是信号。满足板厚情况我通常会选后面这一叠层。另外也会考虑走线密度，在不增加成本的情况，叠层尽量使用小一点线宽，这样设计容易点。 ! F; o5 Y- q' B* N
@ Jamie
. \1 c+ ~7 h6 Y5 j/ K评分：3分$ a( l' H2 g7 f
1.如文中所述，上下层都为平面，中间层为信号层，信号层最好尽量靠近完整的地平面，不跨分割；2.如果信号较多，为了节省布线空间和阻抗匹配，信号线尽量靠近其中一个平面，尽量是完整的，不分割的地平面；3.如果是超高速信号，则把信号置于中间，另其与上下层间距一样，且信号层的上下介电常数，pp片材料都要保持一致
" a" U% G" Y* O0 D$ d# ]@ 欧阳. ]" N( V' U/ Y$ j4 m# h# h( N' P
评分：2分
( _1 D8 M3 e- |- ?5 B7 f8 q% tPCB的叠层设计不是层的简单堆叠，其中地层的安排是关键，它与信号的安排和走向有密切的关系。其实在叠层设计时还是需要灵活运用上述原则的。有时并不能同时满足所有原则或者将所有原则应用到最佳，这就需要根据实际的系统要求选择确定适当的板层结构。同时要兼顾生产工艺、DFM，SI/PI/EMC,阻抗控制、兼顾层压结构对称、损耗、串扰等多种因素，还有所有信号层尽可能与地平面相邻等等。高速PCB设计各方面因素仔细权衡，都不可掉以轻心。 ( R1 e: O5 |/ H3 j5 _! \
@ 龍鳳呈祥8 V8 ~1 {7 _6 w% j A% B2 S
评分：3分6 y$ T0 r, e, G
叠层是考虑的但不是最重要的，更重要的是考虑阻抗控制、方便走线。另外pcb是个综合的工程，需要考虑权衡。最重要的是保证信号完整性，过认证的还要考虑emiemc$ M0 O" u% M- e. ?( M0 P g" X# h0 u
@ moody
. v) x3 Z, w, E7 t& l( X评分：2分
8 K! s4 w1 y. M带状线的单根和差分的阻抗控制，对于长距离走线一般使用6mil±0.5的粗线；芯片出线区域空间紧张，一般是4mil的细线。一个新的设计，需要认真规划叠层。根据芯片走线难度和阻抗要求，先草拟几个信号层，几个平面层。再结合结构给出的板厚，从板厂提供给我们的材料特性表(介质和导体的厚度、DK、DF等)中挑选板材，东拼西凑一番画到纸上。突然想起板要上下层叠对称，之前的组合越看越不满意，揉成一团，准备随手丢进某个垃圾篓里。可手又缩了回来，拿起桌面上垃圾分类表搜索一阵后，放心地投进了蓝色的可回收篓里。又重新对照着板材表忙活起来，一份自我满意但又战战兢兢的叠层图完成了。连同板的技术要求发给板厂工程师，请他们把把关，并根据阻抗要求模拟出走线的规则。2 h: d/ [$ O3 s5 p, p8 S
@ 山水江南
}# h" \% ]- o. X# q# Q7 V评分：3分
% ~- w: N9 e* K) q6 ^& B5 @8 z双面板基本没考虑过。多层板设计一般在画板前考虑层叠，原则是相邻走线层的距离尽量大，走线层与相邻参考层的距离尽量小。
. x, \+ \, B8 N0 f. J@ 涌
5 A e! C- ~( J! V8 s( V评分：2分
$ G5 S2 z K7 l3 h; A6 q! n; L1,射频功率信号有线尽量粗一些，信号线距离参考面可以大一些2,对于高密度bga.qfn.qfp等芯片的数字信号，信号线尽量细一些（满足加工能力，满足插损），信号线距离参考面可以小一些 7 K0 i% i3 x- _; |
@ Ben7 f4 v5 U. n. u" J. k& y
评分：2分7 [$ g! W3 P* x g# n
这就和差分算阻抗似得，你是要紧耦合还是松耦合，紧了一时爽抗噪而且线细走线密度也高，但是当损耗要求是压倒性时就不那么哈皮了，反过来松耦合线宽上去了损耗低了那俩又不好了，这就是100欧姆经常用4.5/9/4.5的差分线的平衡点了。
; [4 m; j9 T0 B. m2 k# {$ y@ Vincent1 b) r: b, x) H+ H
评分：3分
$ }. g4 j# y5 M6 _5 ]其实就是离地平面远近的关系，离地平面进了线宽就要细些，线宽细了导体损耗大了，损耗就会变差，离地平面近和地的耦合加强了，串扰就会好。所以是一个综合考虑的过程，合适的才是最好的。
u( A0 M8 ^4 K4 w: [ {@ 两处闲愁
- W+ g! \) F7 o$ y2 }评分：3分
* w6 Z6 I% l& a, |叠层是必须要考虑的，但更多的是考虑阻抗控制、方便走线，对于双带线的结构还要考虑减小层间串扰。 7 ?9 p, e- P' c% }5 R6 p$ L8 ^! F9 t
@ 绝对零度
" @, H4 T( l. _4 y" @- w$ c* I评分：2分
8 A/ x3 Z5 `! f# q6 A6 x2 a. B9 E叠层高速信号上比较关键的，内部信号的参考层选择，距离参考层与非参考层的选择等都会影响信号传输质量。电源平面，地平面的选择与放置也是有讲究。
) y; o0 f+ \1 L7 s@ hk
' @1 C; ^7 M# f2 i+ T评分：3分
9 T: H0 y# e/ h# @/ {) P文中这些设计原则都没错，但在实际工程中，很难做到每项原则都做到极致。毕竟工程有时候就是一个平衡，受制约的因素太多。板厚，线间距，布线空间，等等再就是成本，工艺实现啥的，通过与生产方，仿真结果等的迭代，达到针对此项目的叠层最优设计而已，换个项目又不一样啦。
$ h; z/ H2 g" L# q) R3 O% A$ m@ 杆
0 G2 X; S# t* C% B+ r评分：3分! C4 s; i( n7 K' E
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发表于 2019-9-27 15:12
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