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1.大的延迟和大的转换时间(High fanout & Large transition)
4 s5 a, B2 s: h" Z当发现slack为负时，要检查线网上有没有很大的延迟和很大转换时间，如果有那么可能是以下原因引起的：5 `- l/ Q3 A9 O
a：高扇出+ O+ i* T* j& r1 ?! h0 n
b：long nets：长连线--需要插入buffer来解决较长的连线
4 X3 X+ d3 |+ s- ~! M# R, l. }. bc：low strength cells：cells which may not have been replaced because these are labeled as dont touch in the design.
" T/ u W( Y" o" I d：memory path：paths that typically fail due to large setup times on memory inputs and large output delays on memory outputs.
+ Y5 O- ^- u5 S7 T* {2.多周期路径问题8 Z' ?2 i. E/ |8 \2 O; U
For a multicycle N setup specification, it is common to see the corresponding multicycle N-1 hold specification missing. Consequently, this can cause9 i/ ] T5 b- j2 R6 y, A
a large number of unnecessary delay cells to get inserted when a tool is fixing the hold violations.4 K9 M n0 b0 |) k) \7 c
3.路径没有优化
* v" J+ a' K- N. G" q& wSTA违例可能出现在没有优化的路径，可通过检查数据路径来检查这种情形。单元是否有很大延迟？可不可以手动优化这些数据路径？ d$ b# i; C1 Z
单元是不是被dont use 或dont touch7 k/ k2 z* b+ L3 N& y
4.路径仍热不满足时序; h- C+ z, l9 X' X( F4 M
如果路径有很强的单元驱动但还是不满足时序，那么就需要检查延迟和线负载大的引脚。把单元放置近一些可能就会使延迟变小。- s: ~ t( Z+ q; o( f8 H
5.可利用useful skew来优化时序" }! B, `" f+ C6 F! C8 _ s
6.检查clock skew以及ckock级数的值是否合理;违例是否是由skew引起# R9 ^4 K" R- P6 T; _
When a timing path fails, one thing to check is if the latencies of the launch clock and the capture clock are reasonable,
9 V+ K3 R: ^" |6 C$ k+ w9 i that is, ensure that the skew between these clocks is within acceptable limits. Either an incorrect latency specification or
6 j8 G3 F* c7 e5 y8 ^" L$ k incorrect clock balancing during clock construction can cause large skew in the launch and capture clock paths leading to timing violations./ m1 S' c1 N4 z- E5 C# W+ t! n
7.注意在buffer上的大的延迟，这一般是由非法的负载引起的--很大的负载
) ]- \( z) H6 I8.检查是否input delay 和output delay设置是否合理；检查SDC制约是否合理& C6 N6 e9 C, B" \" z8 O- I5 [; n
9.当使用virtual clocks时，确定在虚拟时钟上的latency被设置，或者已经包含在set_input_delay和set_output_delay里面。+ C" I% K( l! d) ?: e4 N' k
10.是否有复杂的逻辑门存在，即cell delay + net delay > 1 period
$ o) p! F4 a; p+ F; p" P11.是否存在不合法的路径，异步时钟；不可能同时工作的路径，设定false path
5 o* Q9 F0 ^6 K) X% K$ p# q12.离散clock gating（latch + and搭建），没有将两者靠近配置，易引发hold问题；还有ICG的配置位置；是否需要check等 |
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发表于 2019-9-27 15:10
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