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[硬件] 21ic编辑推荐:分析了一块多层板后的感悟

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发表于 2019-9-27 15:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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x
十层板 层叠结构:
' b+ [' h: f) r: j5 v1 D  ~
7 ~/ C! X! _5 P4 R& _1 p上面有FPGA DSP CPLD、 ARM 蛮复杂的。
# {1 L  s# ]6 @7 W4 f" i( P7 n9 _+ R
& Q+ T: d9 }/ N2 l  k1 b; h! Q/ V0 ~( a1 x
板子不是我画的,我分析了下它的布线技巧,有些感悟,写下来跟大家分享下:( j. ?7 I. W: {/ @9 r: u% j1 G$ Q

" f" C3 o# J  B: z/ _% W! H6 G1.顶层和底层基本不走信号线,基本上用来扇出器件的引脚后,立即打过孔到中间层去走。一些不关键的信号线,可以在这两层走走,但是很少。
4 o/ f5 H+ {! r! o$ w. }6 y+ L& N0 @7 |# _2 {# z/ u$ t- |$ t8 p5 f
( t. _% W% I8 L9 V6 Y  }
原因:顶层和底层的阻抗不容易控制。高速信号线在这两层走的话,也不利于EMC。
+ r/ y( Z6 {  A
: p* `# S# _. P0 Q3 e- y" ~% S7 j) ~6 ?4 @0 j& I  {& H/ a
2.电源线: 几乎全部是用粗的铜皮做连接。
2 Y5 P9 M6 P% R3 `% U5 }
$ q' ]0 t* ~; V  P0 D  S) P) D7 ]  y5 W0 \
原因:这样做的好处无疑是有利于大电流流过。我们通常是画线的,这样虽然容易布线,效果没有铜皮来的好。: C' H0 A" s8 j1 v4 B, V# C
- z& U" g2 A$ r2 a

9 H' R8 i3 l: I+ {3.从DAC 到FPGA的数据线(单端):/ s: l2 @0 v( P3 w& x, B
$ R$ c. v& g2 c1 v5 q! `3 D8 L
$ A4 t. b- `- Z2 B
为了等长,有的走了蛇形线,除了在走线起始位置处为了扇出而打的过孔外,全程都没有打过孔,有利于信号完整性的保持。  L: W# q  m4 T7 S$ H
& y; [4 b; @/ B: B  e+ e/ j+ e5 g

: `# R# F8 N' r2 q. m4.从DAC 到FPGA的时钟线(差分)- I' r% [5 M5 `: I$ c

& }$ S# A) g; p1 k. K4 K
& B/ T+ G/ \* X. N6 F严格等长和对称! W7 ^/ }& T) ?" W  F5 p

0 N# h# x4 T/ o7 R7 @6 M0 i& ?+ v2 d8 O" z8 s8 ^* w2 V- }, Y! F
5. 电源平面。
9 B) U. b$ t% b
3 ~, c8 T& i- G4 x  @. j% l7 L& i2 w* r% g% p
有两个电源平面。电源种类太多,5\3.3\2.5\1.4\1.8\1V 、 有一个平面做了分割,分割的技巧是 根据某个IC主要是哪个电源供电,就分一大片铜皮作为该电源。直接从电源引脚扇出过孔打到该电源平面的相应区域上。另一个平面基本保持完整的3.3V。1 {+ U$ f% [9 }

! d# X1 G. K; Q9 u. ?  b1 F2 i$ b
1 k8 U4 G8 j! l6.地平面。# t$ f+ l: O3 f8 D3 h  ^
4 b3 u4 Q7 o, z2 Z
6 X# |  V( K# U+ o5 c, @
板上有模拟地和数字地,在两个地平面上都做了分割。但是,由于模拟地出自四片DAC,在布局的时候把它们布到了板子的边缘,这样AGND 只占了一小部分,DGND占据板子的绝大部分。因此,地平面的完整性保持的很好。而且没有任何信号线,跨越这两个分割平面。
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