[硬件] 逻辑2——PLD/FPGA 结构与原理初步（一）

一.基于乘积项（Product-Term)的PLD结构

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采用这种结构的PLD芯片有：Altera的MAX7000，MAX3000系列（EEPROM工艺）,Xilinx的XC9500系列（Flash工艺）和Lattice,Cypress的大部分产品（EEPROM工艺）

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我们先看一下这种PLD的总体结构（以MAX7000为例，其他型号的结构与此都非常相似）：

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图1 基于乘积项的PLD内部结构

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这种PLD可分为三块结构：宏单元（Marocell)，可编程连线（PIA)和I/O控制块。         宏单元是PLD的基本结构，由它来实现基本的逻辑功能。图1中兰色部分是多个宏单元的集合（因为宏单元较多，没有一一画出）。可编程连线负责信号传递，连接所有的宏单元。I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。         图1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2         是全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。

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宏单元的具体结构见下图：

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