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我是Cadence新手，虽然在学习阶段，但也看过很多资料和介绍。对于一般问题，我倾向于自己解决或到网上寻求已有的答案。可是遇到以下这个问题却找不到原因，我在几个专业论坛发表求助信息，也没有用。不知这里的高手可否为我解答？; w% d: o- G& a. n
6 ~" ~: V' P/ L/ }- I/ i问题：在capture原理图中做allegro网表(netlist)输出操作，没有任何输出，连出错信息也没有。这样我就根本不能用原理图做PCB设计。
3 C/ n% F1 q. f+ G) J7 |2 k我尝试把原理图简化至只有几个电阻，结果也是一样。
0 c% G# u! L) C( V% _. g我可以确认以下情况：capture能产生其他格式的网表，allegro软件工作也十分正常（可以制作焊盘、封装、可以打开allegro pcb文件）。, C) E; O7 v$ U s6 T( U$ N: l9 V
我用的软件版本是15.5。* }3 h1 F; S# ]/ i" @
* J, w% c9 Q0 w% E& \2 _8 ?# P/ R. C& h0 K8 x6 u1 f
以下是产生网表过程的主要操作截屏：
+ M9 }; y8 ?4 \不知哪位高手可以解答一下这个问题？谢谢！
- F' E6 U" m1 V" M& A: ]$ q; z; L6 o2 q8 M- d) F3 E% y
; } }; R8 r8 }, |* K8 T2 X; Y" K
* m* {2 n/ e5 A/ x; b* o新的进展：
; M+ W4 S: O" h/ Q7 }1 k我把原理图拿到其他装有cadence 15.2版本的地方做网表输出，结果是对的。这说明原理图没有问题，可能是capture设置有问题。4 m$ y: ^' K7 s) ~. g: A3 ~$ A
点击“setup”按钮，发现里面configuration file的栏目是空的（见图），我就填上正确配置文件，不过执行结果还是没有网表输出。郁闷......3 J1 D2 x5 B. R: e2 s+ Q
不会是因为我的电脑是vista操作系统吧？, S* M4 q5 Q7 ?" d6 e6 l- M6 g. @
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[ 本帖最后由 szgflin 于 2008-2-21 16:28 编辑 ] |
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发表于 2008-2-21 14:24
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发表于 2008-2-21 21:23
