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本帖最后由 Cadence_CPG_Mkt 于 2018-5-9 12:02 编辑
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9 _) I! a7 q; `5 `- ~! n0 l▍本文描述了Cadence® Sigrity™产品QIR2 的新增功能。
XtractIM 本节介绍Cadence® Sigrity™ 2017 QIR2版本中XtractIM™的新增功能。 . k0 a$ h# y# y6 w/ w% w
在MCP header中添加了去耦电容引脚 在该版本中，去耦电容的引脚信息被添加到由XtractIM生成的SPICE模型的MCPheader中。 3 s% p2 k( o2 `" L) N% I4 C
添加了新的选项来显示所有网络的阻抗和耦合结果，用于多Die封装设计 在该版本中，EPA模式中增加了一个新选项，用于显示多Die IC封装设计中所有网络的阻抗和耦合系数。 在以前的版本中，每层每次只能显示一个DIE到BGA的阻抗结果。
5 u# ^4 h+ }% ?5 M r! \基于引脚的SPICE模型中增加了用于电路节点命名的新选项 在该版本中，添加了一个新的选项Circuit Node Name Format [Component] ! [Net Name] @ [Pin Name] 以提供另一种方法来定义电路节点名称的分隔符号。 选择此选项时，元器件名称和网络名称由！分隔，网络名称和引脚名称由@分隔。 在以前的版本中，基于引脚的SPICE模型中用于电路节点命名规则的分隔符号是下划线(_)。例如，U1_U1-A1。 4 a8 P! x2 h) o: Q7 C+ _" Z# j" ~
添加新选项用于在RLC报告中显示提取频率 新增加了在表格和图形结果中显示频率的选项，用于以GUI或者report方式查看仿真结果时，显示RLGC提取频率。 每个网络的RLC：& W+ j% \: ]. D1 c+ w6 ^3 e7 `
RLC表格：
! c: \( _6 F! }$ z4 _添加了新的Tcl命令 模型提取模式中添加了以下新的Tcl命令： 导出耦合项的阈值 优化的带宽
2 k" l+ ?6 _3 ^( n0 h" D6 P电路拓扑 提取的频率范围
! K ]/ {, l5 B% i/ K
K9 S6 E9 n+ J5 g7 @) D9 c0 Z( i
% t% p M* B) K: U" z! `, g
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欢迎您的评论！ 您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。( t( h, l' y% c9 ?
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发表于 2018-5-9 11:49
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