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本帖最后由 Cadence_CPG_Mkt 于 2018-4-9 10:10 编辑
, ?6 S u- q- _: w1 g# b4 f7 A5 G
+ X) |9 u- B( Q! }. ]▍本文描述了Cadence Sigrity™产品QIR2 的新增功能。* }$ P9 p: N7 n' w6 L& p: b
9 v6 c( s# i: Y8 n4 E2 {/ i" A
8 y1 D; m2 W1 zCommon Features 本节介绍QIR 2中多个Cadence Sigrity™ 2017工具共同的新增功能。
5 W0 _. g9 X) |. t6 y3 ]% O分析模型管理器
9 ~: ]6 E: G' M3 b; NAMM中列可见性的设置 Options对话框中提供了新的设置，使您可以隐藏选定的列。蓝色表示的单元格不能被隐藏。
% Q( s/ Q0 G D0 V) F; u* g7 O5 Q5 E& E7 L: R
新的Tcl命令
$ }. g6 t) C/ z K 添加了用于搜索、删除库、查询和模型分配的新Tcl命令。 6 D2 i5 E7 A, O( E& ~
转换器增强 本节介绍如下转换器增强功能。 5 Z/ f( v- D- i; E) B
通用材料文件 Sigrity 2017QIR 2和Allegro 17.2 QIR 5版本现在完全支持新的基于XML的material.cmx文件格式。为设计定义和分析，使用通用文件可保持更高的一致性，并确保更新的材料属性应用于整个组织架构中。 对传统文件格式的支持仍然可用。然而，如果Allegro数据库以新格式保存，则Sigrity应用程序将支持在打开Allegro数据库时找到材料定义。 material.cmx文件可以在Sigrity安装目录中找到 (<install_dir>\share\library\material).
. u$ M( n W' R* W2 K9 C新支持的格式 Zuken CR8000 (*.sdf, *.stf) 和IPC2581 (*.xml) 文件格式现在可以在Sigrity应用程序中转换和打开。
" {3 w: _1 O& w4 O l3 A8 iPowerTree PowerTree在该版本中进行了以下更新。
( B8 H- s0 u* J: \, x
+ ^- _ ?! o, i2 q基于工作流程的PowerTree增强功能 从这个版本开始，开发了一个新的工作流程，提取和分析，用户可以更方便地使用PowerTree。AC和DC模式均可支持。- o0 V( t# }" Z! V1 m
8 @, P' L& I6 ]) P: Z# C
6 \& ]& E4 q3 `4 D" ?2 _0 F 从Sigrity工具生成PowerTree PowerTree现在支持直接解析spd设计，基于SPD数据，获取连接的拓扑。此功能已集成到PowerDC和OptimizePI中。工作流程中已新增步骤Extract PowerTree In Design来实现此功能。
+ p5 M7 n! t# j. A 注意：只可从SPD中提取元器件的连接关系，所有属性需要在PowerTree中手动添加 ( d; @9 S$ A. [
支持器件级别连通器件和VRM/Sink属性: S9 V; T- J3 M4 i
在该版本中，可以使用元器件和VRM / Sink属性在器件级别设置模型。
f, b9 M; D( k+ e, g
0 Z2 `5 R+ ~# T" G" C3 `5 p) o3 s
有相同模型的不同器件可能有：
, }4 t# G( v- }$ i7 m/ ]" G0 ~ 不同连通信息 不同属性（如VRM电压、sink电流）
- r+ s# u" G* h6 P0 z& U1 j
8 |! }' v- |2 Y X5 J/ I
PowerTree的导入/导出设置和选项
# C" ]! {1 n- n8 \ 该版本中，PowerTree中新增了以下新选项：
# b! v: a0 e, t - 起始器件的导入和导出选项（.csv文件）0 [" D& Q& Y; T4 d: X( b: P4 I
. d6 z+ ?) d! v* h
在PowerTree中运行预布局AC仿真 在该版本中，您可以直接在PowerTree中运行AC仿真。
, L [( z8 P3 D9 F( e5 u
% l3 t6 m( v) \5 T3 q
$ {# U$ D& W. c7 d* j, e3 h6 ]8 {- M( f" e7 y
注意：运行仿真需要OptimizePI的license。
* @; R1 X: n& v Q2 D. qPowerTree / DEHDL交叉检测支持 从这个版本开始，在PowerTree中选择一个实例会自动高亮并放大显示DEHDL中相应的实例。这个功能在DEHDL中也是一样的。
% r$ X& @$ \9 M }, Z) X/ |
2 [. G/ v1 b- E: \4 a( h
: S8 Q& i/ U4 n+ @- t PowerTree的TCL支持; H& g, `2 u0 ^% x4 }
在这个版本中，PowerTree实现了一些新的TCL命令，这些命令有助于自动化以及与其它工具的集成。有关TCL命令的更多信息，请参阅“TCL脚本参考”。
9 F) ?" T6 g7 \) I1 r
5 j% J$ N+ o" K生成HTML报告
% [+ ?' j, e: f) I+ K 从这个版本开始，仿真之后可以在PowerTree中生成DC和AC的HTML报告。3 V5 o5 f8 Q* y( s4 P8 e7 q
# W& E" Z" X8 Q5 x8 t2 [
\( h$ ]& _1 t% X5 M K
Y0 ?. Q4 y' O4 b: Y; D, `2 l
1 V; c: T* V- }( r n
其它的可用性改进+ j2 {5 ~) U" @) |
在该版本中，在PowerTree中添加了以下与可用性有关的改进功能：0 m4 T# a. I* u9 r6 \. P
折叠分支的符号更大 2 [5 H# }3 n1 m6 n. W+ Y% N' w5 C, [
0 P$ ~) n9 t# v$ d# Y8 O
" Z: T1 h8 s8 e4 M # @, S/ W6 H2 O
新的缩放区域图标
: X8 m! z9 x$ ]8 X* Z. ]9 u
- |/ \5 C( Q- Z6 U+ M4 Z
4 [9 i4 {4 G* @5 ]8 P
对去耦电容块的数据提示改进 + ]0 P* q5 y4 I1 T9 X- ~- d# v: W
7 _) G6 v; u* F3 O4 |; l
6 S; P& X6 Z, I+ g5 ~ 走线检查改进 ERC - Trace Impedance/Coupling/Reference Check workflow可用于SPEED2000™,PowerSI, Allegro Sigrity™ SI, OrCAD Sigrity ERC。 本节介绍以下走线检查改进功能。 $ i& Z! H" u/ _, ~. m: s; L' N
Trace Scaling 支持 Set up ERC Sim Options窗口中添加了Trace Scaling按钮。
' q4 e9 k0 u' z7 [+ X+ ?+ G * ]" U- s1 C" Y/ ~; J- O0 h
对于trace scaling文件的格式，在“导入文件”窗口的Notes部分单击相应的超链接。信息会显示在Trace Scaling Format窗口中。
/ I# y9 I1 e# i) e7 Z
) s% v# K& \. i6 H
随着走线宽度的变化，layout中会显示阻抗变化。 : l3 P* N" @0 n) }7 ]7 X
基于网络的XTalk 现在可以通过在SRC SI Metrics Check中直接调用Level-2仿真来计算和报告基于网络的串扰。$ b1 X9 K) o2 l' c* T+ M3 F
4 T- U/ H# u1 A2 v) W
# i% |8 d# {/ k) H
0 p' y$ x7 ?& A" _3 F5 b* ` 6 Y2 O: ]8 I) A# d6 Y2 a j! F
欢迎您的评论！ 您可以通过PCB_marketing_China@cadence.com联系我们，非常感谢您的关注以及宝贵意见。3 u4 [" {$ f6 \
3 U D7 n/ A0 ]- w, f$ O
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发表于 2018-4-9 10:03
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