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2017年11月18日QA检查报告节选

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发表于 2017-11-20 10:19 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式

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1.跨分割了
; R4 ~8 W! S  j
6 O& m  ^8 B1 Y' ~0 w  L: t. b
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 楼主| 发表于 2017-11-20 10:19 | 只看该作者
2.高压电源地做隔离" ?+ ^) C" p/ E+ \, l

" _; a7 P4 w% C1 @, i

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 楼主| 发表于 2017-11-20 10:19 | 只看该作者
3.SDRAM没等长' h2 m0 {. a- p' J2 _$ @$ a9 \& Z
- o- M9 s; [2 X! \9 q2 O3 m1 K3 |5 ?

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
4.差分走线未按要求走线5 h! c: P4 |" j2 m1 b! `+ U

& C( s- v2 [! n* d* Y& v0 u2 z% ^

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
5.USB的ESD器件离接口太远了,布线先过ESD。( A; X0 `8 W- K3 u+ b+ e3 E

4 a0 I0 Y1 F  v' |! B: `+ `

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 楼主| 发表于 2017-11-20 10:20 | 只看该作者
6.有线在RF挖空区过了,参考层不完整  v" b- j0 }; ]! E9 T  v+ n

* ^2 O1 T, r- x1 J7 ?  t

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
7.400V?没有按照安规做间距隔离/ e; r; b% @) N/ ~: n
* K0 f) p% i) D9 N- @, I: t4 U

点评

安规应该做多大隔离呢?  详情 回复 发表于 2017-11-20 21:28

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
8.封装库记性与原理图不一致
0 q9 y/ R7 i/ h
, M& z( ?! D2 h$ U. F2 H

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
9.VIA的隔离盘太大,导致内层多处出现隔断,而且隔断区有走线
) i. `, r: w1 q8 V! l9 S% m
$ Y6 H8 {, d0 w

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 楼主| 发表于 2017-11-20 10:21 | 只看该作者
10.等长处理6 w" h+ @- c! C5 }6 l; q( ?* I
3 `+ m$ C  f. Q4 H

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 楼主| 发表于 2017-11-20 10:22 | 只看该作者
10-1.等长处理
# J* L! Z3 w6 ]1 b- y: d: \) p 5 j" q6 s" T4 `! e$ a7 \9 j+ O

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发表于 2017-11-20 21:28 | 只看该作者
EDA365QA 发表于 2017-11-20 10:21; X. W) z3 I! z! c3 x( v
7.400V?没有按照安规做间距隔离
  w/ u4 j+ P7 Q$ S; a
安规应该做多大隔离呢?
8 h7 `9 K# m. `5 B( R6 v
3 ^/ C4 N3 L1 U

点评

谢谢解答  发表于 2017-11-22 16:20
可以参考:https://www.eda365.com/thread-146811-1-1.html  详情 回复 发表于 2017-11-21 09:06

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 楼主| 发表于 2017-11-21 09:06 | 只看该作者
edapcbsyc 发表于 2017-11-20 21:28
9 ~4 `( J+ ]  W4 W安规应该做多大隔离呢?

' s" K5 v2 d( q2 e可以参考:https://www.eda365.com/thread-146811-1-1.html  }' @# o9 K0 h: d* Z+ V6 z4 U% h( f

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发表于 2017-12-4 09:38 | 只看该作者
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