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大家评价下我的DDR信号是否有啥问题

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发表于 2008-9-18 11:40 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

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我的电路连接是这样的,主芯片和DDR之间用47R的电阻串联.下面的图是带S的是表示靠主芯片的一端.大伙帮我看下这样的信号是否对EMI有影响.其中时间和电压量程都没有改变过! l% O+ h. P' z
& V7 p* W0 l7 t; j; d% ?9 R# h0 q
[ 本帖最后由 cfqz11234 于 2008-9-18 11:41 编辑 ]

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ddrclk.GIF

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ddrclk_s.GIF

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 楼主| 发表于 2008-9-18 18:14 | 只看该作者
怎么没有人回答下啊.!

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发表于 2008-9-20 09:29 | 只看该作者
agilent oscillograph test wave???
+ F  C! i' V' p  S; V: F* f3 z
1 i. X" h) z5 O8 P4 [5 F9 y3 d! ddata11和address3看起来到还好。: Z* y4 x' ~( z& A
输入DDR端的CLK幅度同CPU clk相比已经下降了一半,衰减比较厉害,不过CLK沿率还好。) i" A7 w8 ]0 r1 D, r

% f! Z! f0 n, x; J  C[ 本帖最后由 forevercgh 于 2008-9-20 09:31 编辑 ]
sagarmatha

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 楼主| 发表于 2008-9-23 13:05 | 只看该作者
我就是让它的CLK信号幅度小的,小点的话对其他信号的影响应该会小点,我是这样理解的,所以匹配电阻放大了一些,

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发表于 2008-9-23 13:36 | 只看该作者
满足门限要求就好。
sagarmatha
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